8位CPU的设计与实现
8位单片机结构
8位单片机结构8位单片机是一种常见的嵌入式微控制器，它具有8位宽的数据总线和地址总线，适用于各种控制和嵌入式系统。
本文将介绍8位单片机的结构，包括其组成部分和功能。
一、概述8位单片机由中央处理器（CPU）、存储器、输入输出（I/O）接口、定时器和串行通信接口等组成。
它可以执行各种指令，控制外围设备的操作，并处理数据。
二、中央处理器8位单片机的中央处理器通常采用精简指令集计算机（RISC）架构，具有较小的指令集和较短的指令周期。
它包括指令寄存器、程序计数器、算术逻辑单元（ALU）和状态寄存器等组件。
三、存储器8位单片机的存储器包括程序存储器和数据存储器。
程序存储器用于存储程序代码，数据存储器用于存储数据。
它们可以是闪存、EPROM、RAM等不同类型的存储器。
四、输入输出接口8位单片机的输入输出接口可以连接各种外围设备，如按键、LED、LCD、温度传感器等。
它们通过引脚与外围设备进行通信，并提供数据输入和输出的功能。
五、定时器8位单片机的定时器用于生成精确的时间延迟和定时事件。
它可以用于计时、脉冲宽度调制（PWM）、频率测量等应用。
定时器通常包括计数器和控制寄存器。
六、串行通信接口8位单片机的串行通信接口用于与其他设备进行通信，如串口通信、SPI（串行外围接口）通信、I2C（两线制串行通信）通信等。
它可以实现数据的发送和接收。
七、应用领域8位单片机广泛应用于各种控制和嵌入式系统，如家电控制、工业自动化、电子仪器、车载电子等。
它具有体积小、功耗低、成本低等优点，适合于资源受限的应用场景。
八、发展趋势随着技术的不断发展，8位单片机的性能不断提升，功能越来越强大。
同时，它也面临着来自32位单片机和ARM处理器等竞争对手的挑战。
总结：8位单片机是一种常见的嵌入式微控制器，具有8位宽的数据总线和地址总线。
它由中央处理器、存储器、输入输出接口、定时器和串行通信接口等组成。
它广泛应用于各种控制和嵌入式系统，并具有体积小、功耗低、成本低等优点。
sram bit 8个晶体管电路
sram bit 8个晶体管电路SRAM (Static Random Access Memory) 是一种基于晶体管的半导体存储器。
它不需要刷新电路，可以随时读写，速度快，应用广泛。
本文将介绍一个 SRAM 的 8 位单元电路，包含 8 个晶体管。
下面将详细介绍电路工作原理和实现方法。
一、SRAM 原理SRAM 是在 MOS (Metal-Oxide-Semiconductor) 可控电阻基础上发展起来的存储器，它的基本单元是一个双稳态电路。
这种电路可以在两种稳定状态之间切换，代表 1 或 0的存储状态。
具体来说，SRAM 的每个存储单元包括一个反相器（Inverter）和一个传输门（Transmission Gate）。
当传输门的开关控制引脚为高电平时，反相器的输出会被保存在传输门的存储电容器上；当传输门的开关控制引脚为低电平时，反相器的输出不会被保存在传输门上。
二、电路图及分析接下来介绍的是一个包含 8 个 SRAM 单元的电路图，如下所示：图中矩形框内部分为一个 SRAM 单元。
T1 和 T2 形成一个反相器，输出为 Q1；T3和 T4 形成另一个反相器，输出为 !Q1。
T5 和 T6 形成传输门，用来控制 Q1 的保存和释放。
T7 和 T8 形成传输门，用来控制 !Q1 的保存和释放。
在电路图中同时连接了 8 个 SRAM 单元，所以分别存在 Q1~Q8 和 !Q1~!Q8 两路电路。
Q1~Q8 构成一个 8 位字节的存储单元，用来保存数据，!Q1~!Q8 则是其补码。
当Q1~Q8 中的传输门为开状态（控制引脚为高电位），则存储的数据被保存在它们的电容器中。
当传输门为关状态（控制引脚为低电位），则数据可能会被改变或者保持不变。
8位CPU的设计与实现
计算机组成原理CPU 实验题目 8位的系统设计1115106046 号学魏忠淋姓名B 11电子班班级凌朝东指导老师华侨大学电子工程系8位CPU的系统设计一、实验要求与任务完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。
具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。
1.1设计指标能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令；1.2设计要求画出电路原理图、仿真波形图；二、CPU的组成结构三、元器件的选择1.运算部件(ALU)ALU181的程序代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALU181 ISPORT (S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 );A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);M : IN STD_LOGIC;CN : IN STD_LOGIC;CO,FZ: OUT STD_LOGIC );END ALU181;ARCHITECTURE behav OF ALU181 ISSIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINB9 <= '0' & B ; A9 <= '0' & A ;PROCESS(M,CN,A9,B9)BEGINCASE S ISWHEN ぜ?尰=> IF M='0' THEN F9<=A9 + CN ; ELSE F9<=NOT A9; END IF;WHEN IF M='0' THEN F9<=(A9 or B9) + CN ; ELSEF9<=NOT(A9 OR B9); END IF;WHEN 0 => IF M='0' THEN F9<=(A9 or (NOT B9))+ CN ; ELSEF9<=(NOT A9) AND B9; END IF;WHEN 1 => IF M='0' THEN F9<= ; ELSEF9<= END IF;WHEN 0 => IF M='0' THEN F9<=A9+(A9 AND NOT B9)+ CN ; ELSE F9<=NOT (A9 AND B9); END IF;WHEN 1 => IF M='0' THEN F9<=(A9 or B9)+(A9 AND NOT B9)+CN ; ELSE F9<=NOT B9; END IF;WHEN 0 => IF M='0' THEN F9<=(A9 - B9) - CN ; ELSE F9<=A9 XOR B9; END IF;WHEN 1 => IF M='0' THEN F9<=(A9 or (NOT B9)) - CN ; ELSE F9<=A9 and (NOT B9); END IF;WHEN @0 => IF M='0' THEN F9<=A9 + (A9 AND B9)+CN ; ELSE F9<=(NOT A9)and B9; END IF;WHEN @1 => IF M='0' THEN F9<=A9 + B9 + CN ; ELSE F9<=NOT(A9 XOR B9); END IF;WHEN A0 => IF M='0' THEN F9<=(A9 or(NOT B9))+(A9 AND B9)+CN ;ELSE F9<=B9; END IF;WHEN A1 => IF M='0' THEN F9<=(A9 AND B9)- CN ;ELSE F9<=A9 AND B9; END IF;WHEN H0 => IF M='0' THEN F9<=(A9 + A9) + CN ; ELSEF9<= END IF;WHEN H1 => IF M='0' THEN F9<=(A9 or B9) + A9 + CN ; ELSEF9<=A9 OR (NOT B9); END IF;WHEN I0 => IF M='0' THEN F9<=((A9 or (NOT B9)) +A9) + CN ; ELSEF9<=A9 OR B9; END IF;WHEN I1 => IF M='0' THEN F9<=A9 - CN ; ELSEF9<=A9 ; END IF;WHEN OTHERS => F9<=END CASE;IF(A9=B9) THEN FZ<='0';END IF;END PROCESS;F<= F9(7 DOWNTO 0) ; CO <= F9(8) ;COUT<=END behav;ALU的原理图：2.微控制器实现信息传送要靠微命令的控制，因此在CPU 中设置微命令产生部件，根据控制信息产生微命令序列，对指令功能所要求的数据传送进行控制，同时在数据传送至运算部件时控制完成运算处理。
8位ALU设计
8位算术逻辑单元设计电子12-112060401248位算术逻辑单元设计1.概述算术逻辑单元(arithmetic and logic unit) 是能实现多组算术运算和逻辑运算的组合逻辑电路，简称ALU。
算术逻辑单元（Arithmetic&logical Unit）是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由"And Gate"（与门）和"Or Gate"（或门）构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。
基本上，在所有现代CPU体系结构中，二进制都以补码的形式来表示。
通常而言，ALU具有对处理器控制器、内存及输入输出设备的直接读入读出权限。
输入输出是通过总线进行的。
输入指令包含一个指令字，有时被称为机器指令字，其中包括操作码，单个或多个操作数，有时还会有格式码；操作码指示ALU机要执行什么操作，在此操作中要执行多少个操作数。
比如，两个操作数可以进行比较，也可以进行加法操作。
格式码可与操作码结合，告知这是一个定点还是浮点指令；输出包括存放在存储寄存器中的结果及显示操作是否成功的设置。
如操作失败，则在机器状态字中会有相应的状态显示。
大部分ALU都可以完成以下运算∶整数算术运算（加、减，有时还包括乘和除），位逻辑运算（与、或、非、异或），移位运算。
2.ALU设计2.1设计目标设计要求该处理器的数据宽度是8bit，可以实现算术加法、算术减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
2.2逻辑分析依照ALU的原理与逻辑结构原理图，用超前进位的方法能实现下面八种功能操作的4位ALU，并对电路进行封装。
设定：输入信号：A4-A1、B4-B1、F3-F1、低位进位端C0、（级联控制端G）；输出信号：S4-S1、进位C4 4位ALU的八种功能如下：把低位的进位连接到高一位的本位上，而当F3F2F1的值为001、011、101 时，C0的值为1，其余为0，于是C0应满足：C0=GF1/F1F2F3+C0/G。
8位ALU设计.doc
8位算术逻辑单元设计电子12-18位算术逻辑单元设计1.概述算术逻辑单元(arithmetic and logic unit) 是能实现多组算术运算和逻辑运算的组合逻辑电路，简称ALU。
算术逻辑单元（Arithmetic&logical Unit）是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由"And Gate"（与门）和"Or Gate"（或门）构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。
基本上，在所有现代CPU体系结构中，二进制都以补码的形式来表示。
通常而言，ALU具有对处理器控制器、内存及输入输出设备的直接读入读出权限。
输入输出是通过总线进行的。
输入指令包含一个指令字，有时被称为机器指令字，其中包括操作码，单个或多个操作数，有时还会有格式码；操作码指示ALU机要执行什么操作，在此操作中要执行多少个操作数。
比如，两个操作数可以进行比较，也可以进行加法操作。
格式码可与操作码结合，告知这是一个定点还是浮点指令；输出包括存放在存储寄存器中的结果及显示操作是否成功的设置。
如操作失败，则在机器状态字中会有相应的状态显示。
大部分ALU都可以完成以下运算∶整数算术运算（加、减，有时还包括乘和除），位逻辑运算（与、或、非、异或），移位运算。
2.ALU设计2.1设计目标设计要求该处理器的数据宽度是8bit，可以实现算术加法、算术减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
2.2逻辑分析依照ALU的原理与逻辑结构原理图，用超前进位的方法能实现下面八种功能操作的4位ALU，并对电路进行封装。
设定：输入信号：A4-A1、B4-B1、F3-F1、低位进位端C0、（级联控制端G）；输出信号：S4-S1、进位C4 4位ALU的八种功能如下：把低位的进位连接到高一位的本位上，而当F3F2F1的值为001、011、101 时，C0的值为1，其余为0，于是C0应满足：C0=GF1/F1F2F3+C0/G。
8位CPU总线采样记录仪的设计
４ ２・
《 测控技 术￣０ ２年 第 ３ ２１ １卷 第 ２期
８位 Ｃ Ｕ总 线 采 样 记 录仪 的 设 计 Ｐ
程 耀 林 ，魏 华 兵 ，伍 时促 ，王 锐 ，陈 锟
（ 中南 民族大学 电子信息工程学 院 ， 湖北 武汉 ４ ０７ ） ３ ０ ４
摘要 ： 计 了一种 ８位 Ｃ Ｕ 总线 采样 记 录仪 ， ５ 设 Ｐ 对 ｌ单 片机 总 线进 行 采样 ， 中提 取 如 下 ４种信 息并 存 从
Ｔｈｅ Ｄｅ ｉｎ ｆＢｕ ｔ ａ ｐｌ ｎ Ｓ ｏ ｉ ｎ ｔ ｕｍ ｅ ｏ ｓｇ ｏ ｓＤａ ａ Ｓ ｍ ｉ ａ ｄ ｔ ｒｎｇ Ｉ ｓｒ ｎｇ ｎｔｆ ｒ
ＣＰＵ ｔ ８ ｂｉ Ｓ ｗｉｈ ． ｔ ＢＵ
Ｃ ＨＥＮＧ ｏ ｌ ， ＥＩ Ｈｕ － ｉ ｇ Ｗ Ｕ Ｓ ｉＣ ， ＡＮＧ ｉ Ｃ Ｙａ —ｉ Ｗ ａ ｂ ｎ ， ｎ ｈ— Ｕ Ｗ Ｒｕ ， ＨＥ Ｋｕ Ｎ ｎ （ ｃ ｏｌ ｆ ｌ ｔ ｎｃａ ｄ Ｉｆ ｍ ｔ ｎ Ｅ ｇｎ ｅｉｇ Ｓ ｕｈＣ ｎｒｌ ｎ ｅｓ ｙｆｒ ａ ｏ ａ ｔ ｓ Ｗｕ ａ ３ ０ ４ Ｃ ｉ ） Ｓ ｈ ｏ ｏ ｅ ｒ ｉ ｎ ｎ ｒ ａｉ ｎ ｉ ｒ ， ｏ ｔ— ｅ ｔ ｉ ｒｉ ｔ ｎ ｌｉ ， ｈ ｎ４ ０ ７ ， ｈｎ Ｅ ｃｏ ｏ ｏ ｅ ｎ ａ Ｕ ｖ ｔ ｏ Ｎ ｉ ｉｅ ａ
储 ： 外程 序代 码 和地 址 、 片 片外 数据 存储 器的数据 和地 址 。 它基 于 Ａ ｔ ａ 司提 供 的 Ｄ ０开发 板 ， ｌｒ 公 ｅ Ｅ 外接
Ａ ８ Ｓ２单 片机 最 小 系统 ， Ｔ９５ 带触摸 Ｌ Ｄ和 ｓ Ｃ Ｄ卡 ， Ｆ Ｇ 内实现 总线采 集模 块 ， 同构 建 了一 个 Ｓ Ｐ 在 ＰＡ 共 ＯＣ 系统 ， 过 在 Ｎｏ 通 ｉ Ｉ ｓ Ｉ中运 行 的软件 对数据进 行 存储 、 处理 。测试 结 果表 明 ， 采集 的数 据 可使 用 Ｔ Ｔ文件 Ｘ
高速8位微处理器设计
高速8位微处理器设计陈明敏;易清明;石敏【摘要】针对当前MCS51指令集的微处理器指令执行效率低问题,设计一款高速微处理器.其特点是:首先,采用快速乘除器和基4快速除法器,其计算速度是传统乘法器和除法器计算速度的48倍;其次,采用32位指令总线,能一次从ROM读取4个字节,覆盖所有指令长度,减少取指周期数;此外,使用五级流水线,能在单周期完成大多数指令;在Altera EP3C16 FPGA芯片上进行物理验证,根据Dhrystone 2.1性能测试,在相同的时钟频率下其综合性能是传统MCS51微处理器的12倍.实验结果表明,通过上面3种改进方法,微处理器指令执行效率得到极大提高.【期刊名称】《计算机应用与软件》【年(卷),期】2016(033)001【总页数】4页(P240-243)【关键词】微处理器;快速除法器;快速乘法器;流水线【作者】陈明敏;易清明;石敏【作者单位】暨南大学信息科学技术学院广东广州510632;暨南大学信息科学技术学院广东广州510632;暨南大学信息科学技术学院广东广州510632【正文语种】中文【中图分类】TP331FPGA中嵌入式CPU有硬核和软核，目前嵌入硬核有高性能cortexA9双核。
嵌入式软核有Altera公司的NIOS，Xilinx公司的Micro Blaze，以及改进后的MCS51 IP核。
前两个都是免费的IP核，可灵活配置，但是需要用各自的编译器，且编译时间漫长，不便于修改，应用非常少。
嵌入式硬核只有高端器件上面才有，不适用于大多数要求，且价格昂贵。
随着SOC(System On Chip)技术发展，基于IP核的SOC设计有利于增加新功能和缩短上市时间的特点，越来越得到广泛地应用。
在单片机家族中MCS51是一种经典的单片机，历经30多年至今应用依然很广。
由于其占用逻辑资源少，在FPGA应用越来越广。
传统的MCS51引入了机器周期，每个机器周期需要12个时钟，每条指令需要不同的机器周期来完成。
教学型CPU的设计与实现
指令类 型按 照功能 可以分 为访 存指令 （ 即数 寻 立
址、 寄存器 寻址 、 寄存器 间接 寻址 ） 算术运 算 （ 、 只设计
了加 法 ） 指令 、 位指 令 、 辑运算 指 令 （ 移 逻 包括 与 、 、 或 非） 、转 移指令 （ 括条 件转移 指令和非 条件转 移指 包 令） 。根据上述 指令设计 ， 出指令操作码 编码表 ： 给
— — — — — — 一
暂存 器
控 制器
Ｔ ＿ ＿ｒ ． 广 ｒ ．
●访 存 指令 （ ３条 ， 立 即 数 寻 址 方 式 外 ） 加 法 除 、 指令 （ 条 ）逻辑与／ 指令 （ １ 、 或 ２条 ）
图 １ Ｐ 构 图 Ｃ Ｕ结
２ ＧＰ Ｕ指 令 及 状 态
０ ｌ ００
Ｍｖ Ｄ ［１ Ｒ］ 肿
，
源 寄存器 间接寻址 自加 ｌ 逻辑或 长跳转 ０ ｌ ０ｌ
脯ｖ ａ Ｒ－Ｒ］ ［０ Ｌ
３ 编 写 调 试 程 序
程序 功 能 ： 利用 循环 和分 支 ． 现 向内存 指定 的 实
１ ＣＰ 的 结构 Ｕ
实验模 拟典 型的 Ｃ Ｕ结 构 ．有 ４个 通用 寄存 器 Ｐ
Ｒ ～ ３ ８位 ） 程 序 计 数 器 Ｐ ８位 ）指 令 寄 存 器 Ｉ ０Ｒ （ 、 Ｃ（ 、 Ｒ （ ８位 ）Ａ Ｕ 数 据 暂 存 器 （ 、Ｌ ８位 ） 精 简 的 标 志 位 Ｚ （ 、 Ｆ１
２１ 指 令 的 执 行 过 程 ．
实验的 ｃ ｕ的指令执 行过程 如下 ： Ｐ
短跳转指令 （ 条 ） １
●双字节指令 （ ２条 ）
●取 指令 ： 据 程序 寄 存器 （ Ｃ） 依 Ｐ 的值 从 内存 中 读取 指令 ， 指令存入 指令 寄存 器 （Ｒ） 将 Ｉ ： ●指令译码 ： 指令寄存器 （Ｒ） 将 Ｉ 的值 送入译 码器 进行译码 ：
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计算机组成原理实验题目８位CPＵ得系统设计学号11151０6０4６姓名魏忠淋班级 11电子B 班指导老师凌朝东华侨大学电子工程系8位CＰＵ得系统设计一、实验要求与任务完成从指令系统到ＣＰU得设计,编写测试程序,通过运行测试程序对CPU设计进行正确性评定。
具体内容包括:典型指令系统(包括运算类、转移类、访存类)设计;CＰU结构设计;规则文件与调试程序设计;CＰU调试及测试程序运行。
1。
1设计指标能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令;1、2设计要求画出电路原理图、仿真波形图;二、CPＵ得组成结构三、元器件得选择1.运算部件(ALU)AＬＵ181得程序代码:LIBRARY ＩEEE;USＥＩEEE、ＳTD_LＯGＩC_1１64。
ALL;USＥIEEE、ＳTＤ＿LOGIＣ_UＮＳIGNＥD.ＡLＬ;ENTＩＴY ＡLU181 ＩSPORＴ(S: IN STD＿LＯＧIC＿VECTＯR(3 ＤＯＷNTO0 );A:ＩN STD_LOGIC_VＥCTOＲ(7 ＤOWNＴＯ0);B: IＮSTD＿ＬOGIC＿VEＣTOR(7DＯWNＴO ０);F : OUT STＤ_LOGIC_ＶECTOR(7 DOWＮTO 0);ﻩCOUＴ:ＯUＴSTD_ＬＯＧIC_ＶECTOR(3 DOＷＮＴO0);M :IＮＳTＤ_LOGＩC;CN : IN SＴD_LOGIＣ;CＯ,ＦZ:OUT STＤ_LOGIC );END AＬU１81;AＲCHIＴＥCTＵRE bｅhav OF ALＵ181 ＩSSIGＮＡＬA9 :STＤ_LＯGIC_VECTOR(８DOWNTO 0);SIＧNAL B9 : STD＿LOGIC_VＥCTOR(8 ＤOWNTＯ０);ＳIGNALＦ9: STD_LOGIC＿VECＴOＲ(8 DＯWNTO0);BＥGINＡ９<= ＇0＇& A; B9 ＜= ’0’&B;PRＯCESS(M,CＮ,A9,B９)BEGINＣASE S ISWHEN "0００0" =〉IF M=＇0’THEN F9＜=A9 + CN ; ＥLSE F9<=ＮOT Ａ９; E ＮＤIF;WHEN "00０1" ＝＞ＩF M='0’THEN F９<=(A9 oｒB９)+ CN ;ELSE F９〈=NOＴ(A9OR B9);END ＩF;ＷHEN ”0010＂=> IF M=’0’THEN F9〈=(A9 ｏｒ(ＮOT B9))+C Ｎ; ELSE F9＜=(NOT A9) ANDＢ9; ENＤIF;WＨＥN "００1１＂=> IF M='0’ＴHEN Ｆ9<= ”000000000"—CN ;ELSＥF9<＝"00000000０”;END IF;WHEN"0100”＝> IＦM='0＇THEＮＦ9<＝A9+(A9 ＡＮＤＮOT B9)+ CＮ; ELSE F9〈=NＯT(A9 ＡNＤB9);ＥND IＦ;WHEN ”01０1”=＞IＦM＝＇0' THＥNＦ9<=(A９oｒB9)+(A9 AＮD NOＴB９)+CN ;ＥＬＳＥF9<=NOT Ｂ9; EＮD IF;WHEN＂0110" =＞IＦＭ=’0’ＴHEN Ｆ9〈=(Ａ９- Ｂ9) －CN ;ELＳE F9〈＝Ａ9ＸOR B９; ＥNＤIF;WHEＮ”０111"=＞IF M='0' ＴＨEN F9〈=(Ａ9 ｏｒ(NＯT B9)) －CN ;ＥＬSE Ｆ9<=Ａ9 and (ＮOT B9); EＮD IF;WHEN＂１000" =＞IＦM='0＇THEN F9＜=Ａ９+ (A９ＡND B9)+CN ; ELＳE F9〈＝(NOＴA９)and B９; END IＦ;WHEN "１0０1”=> IF M=’０’ＴHEN F9〈=Ａ９+ B9 + CN ; ＥLSE F9<=NOT(Ａ9 ＸOR Ｂ9); EＮＤIF;WＨEN ”１010"=＞ＩF M=’0＇THEN F９〈＝(A9or(NOTＢ9))+(A ９AND B9)＋CN ; ＥLＳＥF９<=Ｂ9;EＮD ＩＦ;ＷHEN "１０11”=〉IF M='0'TＨEＮF9<=(A9 AND Ｂ9)- C Ｎ; ELSE F9<=A9 ANＤB９; ENＤIF;ＷHEN ”1100”=〉ＩF M=＇0＇ＴHＥＮＦ9<=(A9 +Ａ9) + CN; ＥLSＥF9〈="000000001"; END ＩF;ＷHEN ＂１101”=〉IF M='0' THEN Ｆ９〈＝(A９ｏr B９)+ A9 + CN;EＬSＥＦ9〈=A9 OR (ＮＯＴB9); END ＩF;WHＥN "1１１0"=＞IF M＝'０＇THEＮF9＜=((A9 or (ＮＯＴB9)) +A9) + CN; ＥLSE F９〈＝A9OR B9;ＥＮD IF;WＨEＮ”1１11”=〉IＦＭ=’０'ＴHEＮF9<＝Ａ9 —CN ;EＬSE F9<=Ａ9 ; END IＦ;WHEN OTHＥRS=> Ｆ9＜= ”０000０００00" ;ENＤＣASE;IＦ(A９=B９) TＨＥNＦＺ<=’0';END IF;ﻩEＮD ＰROCＥSS;Ｆ＜=F9(７DOWNＴO0) ;ＣＯ<= F9(8) ;ＣOUT<=＂０0０0＂WHEN F9(８)=’0＇EＬSＥ"0０01";EＮD behav;ALU得原理图:2、微控制器实现信息传送要靠微命令得控制,因此在CPU 中设置微命令产生部件,根据控制信息产生微命令序列,对指令功能所要求得数据传送进行控制,同时在数据传送至运算部件时控制完成运算处理。
微命令产生部件可由若干组合逻辑电路组成,也可以由专门得存储逻辑组成、产生微命令得方式可分为组合逻辑控制方式与微程序控制方式两种。
在本章所介绍得8 位模型CＰU 设计中,采用微程序控制方式通过微程序控制器与微指令存储器产生微命令,因此此ＣPU 属于复杂指令CISC CPU、微控制器得原理图:3、寄存器组计算机工作时,ＣPU 需要处理大量得控制信息与数据信息。
例如对指令信息进行译码,以便产生相应控制命令对操作数进行算术或逻辑运算加工,并且根据运算结果决定后续操作等。
因此,在CPU 中需要设置若干寄存器,暂时存放这些信息。
在模型CＰＵ中,寄存器组由R0、Ｒ1、R2所组成、寄存器组得原理图:3、地址寄存器ＣPU 访问存储器,首先要找到需要访问得存储单元,因此设置地址寄存器(AR)来存放被访单元得地址。
当需要读取指令时,ＣPU 先将ＰＣ得内容送入ＡR,再由AR将指令地址送往存储器、当需要读取或存放数据时,也要先将该数据得有效地址送入AR,再对存储器进行读写操作。
地址寄存器得原理图:４。
指令寄存器指令寄存器(ＩR)用来存放当前正在执行得指令,它得输出包括操作码信息、地址信息等,就是产生微命令得主要逻辑依据。
指令寄存器得原理图:5、程序计数器程序计数器(PＣ)也称指令指针,用来指示指令在存储器中得存放位置。
当程序顺序执行时,每次从主存取出一条指令,PC 内容就增量计数,指向下一条指令得地址。
增量值取决于现行指令所占得存储单元数。
如果现行指令只占一个存储单元,则PC 内容加1;若现行指令占了两个存储单元,那么PC 内容就要加2。
当程序需要转移时,将转移地址送入ＰC,使PＣ指向新得指令地址、因此,当现行指令执行完,ＰＣ中存放得总就是后续指令得地址;将该地址送往主存得地址寄存器AR,便可从存储器读取下一条指令、程序计数器得原理图:四、系统总电路图及原理系统原理:该CＰU 主要由算术逻辑单元ALU,数据暂存寄存器ＤR1、DR2,数据寄存器R0～R2,程序计数器PＣ,地址寄存器AR,程序/数据存储器MEMORAY,指令寄存器ＩＲ,微控制器uC,输入单元IＮPUT 与输出单元OUTＰUT 所组成。
图中虚线框内部分包括运算器、控制器、程序存储器、数据存储器与微程序存储器等,实测时,它们都可以在单片FPGＡ中实现。
虚线框外部分主要就是输入／输出装置,包括键盘、数码管、LCD 显示器等,用于向ＣPU 输入数据,或CＰU 向外输出数据,以及观察CＰU 内部工作情况及运算结果。
五、波形仿真仿真波形图:分析:(1)M输出微指令018０0,控制台执行P(4),进行“读、写、运行”功能判断、检测到SWA、SWＢ=１１后,进入程序运行RＰ(１1)方式。
(2)执行微地址为２３得微指令,Ｍ输出微指令为0180０1,后续微地址uA为０1.然后进入程序运行得流程。
(３)执行微地址为0１得M微指令0080０1,执行得操作为ＰＣ→AＲ=0０Ｈ,ＰC＋1=01H,AR指向RAＭ存储器地址00Ｈ,后续地址uA为０２、(４)执行微地址为０2得Ｍ微指令01ＥD82,执行取指令操作,取出第一条指令得操作码,经过分支判断P(1),这就是一条输入指令IN、(5)执行微地址为１０得M微指令0０C0４８,将RAM中得指令０0通过内部总线BUS,送指令寄存器ＩR:ＲAM(00H)＝00→BUS→IＲ＝00H。
(6)执行微地址为01得M微指令０01001,SW_B为高电平,允许SW得数据送往数据总线ＢUS,由此接收数据56H。
所以R０=56Ｈ。
(７)执行微地址为02得M微指令0１ED82,执行取指令操作:PC→AR＝01H,ＰＣ＋1=02Ｈ,AR指向RAＭ存储器地址01Ｈ,后续微地址uA为０2、(8)执行微地址0９得M微指令00C０4８,取指令,并经过分支判断Ｐ(1),读出地址为０1H单元得内容10Ｈ,经过BUS送到指令寄存器IR:RAM(01Ｈ)=10H→B ＵS→ＩR=１0H。
(９)执行微地址为03得M微指令01ED8３,进入加法运算微程序、通过间接寻址获得另一个操作数,地址寄存器ＡR指向取数得间接地址:ＰC→AR＝0２H,PC＋1=03H,AＲ指向RAM得02单元。
(10)执行微地址为０4得M微指令00E004,ＲAM_B为高电平,RAM得(0２)单元得内容通过BＵS送AＲ,取数地址(ＡR)=0AＨ,RＡM(０2)=０AH→BUS→ＡR=0ＡH。
(１1)执行微地址为０５得M微指令0０Ｂ0０5,RＡM_B为高电平,RAM得(0A Ｈ)单元得内容34Ｈ送到BUＳ,此时LDＤR2为高电平,BUS上得数据就送给了DR2,执行结果:RAＭ(0AH)＝34Ｈ→BUS→DＲ２=34H。