设计--直流电机综合测控系统设计

课程： EDA 技术设计 班级： 10电信本2班 姓名：学号： 100917024 教师： 肖老师徐简易直流电机PWM调速控制系统设计直流电机PWM调速控制电路设计如图1所示，基于FPGA的直流电机PWM控制电路主要由四部分组成：控制命令输入模块、控制命令处理模块、控制命令输出模块、电源模块。

键盘电路、时钟电路是系统的控制命令输入模块，向FPGA芯片发送命令，FPGA 芯片是系统控制命令的处理模块，负责接收、处理输入命令并向控制命令输出模块发出PWM信号，是系统的控制核心。

控制命令输出模块由H型桥式直流电机驱动电路组成，它负责接收由FPGA芯片发出的PWM信号，从而控制直流电机的正反转、加速以及在线调速。

电源模块负责给整个电路供电，保证电路能够正常的运行。

图1 FPGA直流电机PWM 控制电路1．系统工作原理在图1中所示的FPGA是根据设计要求设计好的一个芯片。

START是电机的开启端，U_D控制电机加速与减速，EN1用于设定电机转速的初值，Z_F是电机的方向端口，选择电机运行的方向。

CLK2和CLK0是外部时钟端，其主要作用是向FPGA控制系统提供时钟脉冲，控制电机进行运转。

通过键盘设置PWM信号的占空比。

当U_D=1时, 表明键U_D按下，输入CLK2使电机转速加快；当U/D =0，表明键U_D松开,输入CLK2使电机转速变慢，这样就可以实现电机的加速与减速。

Z_F键是电机运转的方向按键，当把Z_F键按下时，Z_F=1，电机正转；反之Z/F =0时，电机反转。

START是电机的开启键，当START=1，允许电机工作；当START=0时，电机停止转动。

H桥电路由大功率晶体管组成，PWM输出波形通过由两个二选一电路组成的方向控制电路送到H 桥, 经功率放大以后对直流电机实现四象限运行。

并由EN1信号控制是否允许变速。

以上是在网上查询的关于直流电机的简易结构描述，我们电脑QuartusⅡ做的是FPGA内部逻辑组成。

2.控制逻辑VHDL描述新建文件夹，以文件名PWM保存。

2.1 PWM脉宽调制信号产生电路描述图2 PWM脉宽调制信号产生电路PWM脉宽调制信号产生电路由可控的加减计数器CNTA、5位二进制计数器CNTB、数字比较器LPM_COMPARE三部分组成。

可控的加减计数器做细分计数器，确定脉冲宽度。

当U/D=1时，输入CLK2,使设定值计数器的输出值增加，PWM的占空比增加,电机转速加快；当U/D =0，输入CLK2,使设定值计数器的输出值减小,PWM的占空比减小，电机转速变慢。

5位二进制计数器在CLK0的作用下,锯齿波计数器输出周期性线性增加的锯齿波。

当计数值小于设定值时，数字比较器输出高电平；当计数值大于设定值时,数字比较器输出低电平，由此产生周期性的PWM波形。

2.1.1可控的加减计数器CNTA新建VHDL File文本，输入如下程序：LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNTA ISPORT(CLK:IN STD_LOGIC;U_D:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END CNTA;ARCHITECTURE behav OF CNTA ISSIGNAL CQI:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1'THENIF U_D='1' THENIF CQI<=31 THEN CQI<="11111";ELSE CQI<=CQI+1; END IF;ELSIF CQI=0 THEN CQI<="00000";ELSE CQI<=CQI-1;END IF;END IF;END PROCESS;CQ<=CQI;END behav;保存该文件并以文件名CNTA.vhd存盘，新建工程CNTA，编译CNTA.vhd。

如下图新建波形编辑图图3 新建vwf向波形编辑器拖入信号节点，并设置好仿真激励波形，以CNTA.vwf存盘。

仿真得如仿真波形输出报告。

图4 仿真波形输出报告可控的加减计数器CNTA中的端口U_D控制计数器的方向，EN1是计数器的使能端，控制计数器初值的变化。

U_D=1时，加减计数器CNTA在脉冲CLK2的作用下，每来一个脉冲，计数器CNTA加1，U_D=0时，每来一个脉冲，计数器CNTA减1。

使能端EN1设定计数器值的初值，当EN1由1变为0的时候，无论U_D如何表化，计数器的值都不会发生变化，这样就完成了计数器的设定值。

选择File—Create/Update—Create Symbol Files for Current File,生成Symbol供顶层文件调用。

图5 CNTA Symbol图6 CNTA RTL 2.1.2 5位二进制计数器CNTB如下图新建VHDL File格式文本图7选择编译文件类型输入如下程序LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNTB ISPORT(CLK: IN BIT;Q:BUFFER INTEGER RANGE 31 DOWNTO 0);END;ARCHITECTURE BHV OF CNTB ISBEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENQ<=Q+1;END IF;END PROCESS;END BHV;保存该文件并以文件名CNTB.vhd存盘，新建工程CNTB，编译CNTB.vhd。

新建波形编辑器，向波形编辑器拖入信号节点，并设置好仿真激励波形，以CNTB.vwf存盘。

仿真得如仿真波形输出报告。

图8 5位二进制计数器仿真波形CNTB是一个简单的5位二进制计数器，它的工作原理和CNTA的原理很相似，我们只是在CNTA的时钟端加了一个使能端U_D控制其加减的方向。

而CNTB 的时钟端没有加使能端，所以每来一个脉冲计数器加1，因为CNTB是一个5位的二进值计数器，所以当计数器的值当大于32时，计数器又重新从0开始记数，从而产生周期性的线性增加的锯齿波。

选择File—Create/Update—Create Symbol Files for Current File,生成Symbol供顶层文件调用。

图9 CNTB Symbol图10 CNTB RTL2.1.3 数字比较器LPM-COMPARE选择Tools—Mega Plug-In Manager命令，按如下图示定制新的宏功能模块。

图11 LPM宏功能模块设定图12设5位数据比较器2.1.4 PWM脉宽调制信号产生电路如下图新建原理图编辑窗图13选择编辑类型调用上述生成的Symbol和软件自带的常用端口，在编辑窗里连出图2所示的PWM脉宽调制信号产生电路。

并新建成工程PWMmktz.新建波形编辑窗口，拖入信号节点。

设置好仿真激励波形，以PWMmktz.vwf存盘。

仿真得如仿真波形输出报告。

图14 数字比较器的仿真波形数字比较器是产生PWM波形的核心组成部件，可控的加减计数器CNTA和5位二进制计数器CNTB同时加数字比较器LPM-COMPARE两端作为两路输入信号，当计数器CNTB输出值小于细分计数器CNTA输出的规定值时, 比较器输出高电平; 当CNTB输出值大于细分计数器CNTA输出的规定值时, 比较器输出低电平。

改变细分计数器的设定值, 就可以改变PWM输出信号的占空比。

为了便于观察防真波形，在CNTB的输出加上B[4..0]，在最后的设计中须删除不必要的的输出端口B[4..0]。

细分计数器CNTA是一个双向计数器, 可以进行加减计数,由U_D控制其加/减计数方向, CLK是计数时钟输入端。

为了便于连续变速控制, 在计数器的CLK 端通过“与”门, 加入了CLK2外部变速控制附加时钟, 并由EN1信号控制是否允许变速。

在本次设计中直流电机转速进行了32级细分。

其仿真波形如图15，细分计数器的初值我设为08H，也就是十进值的8，当计数器CNTB的值小于8时，AGB输出高电平，当计数器CNTB的值大于8时，AGB的输出值为低电平，从而产生PWM波形。

图15 A[4..0]=08H时电机加速PWM波形通过改变细分计数器的值就可以改变PWM的占空比，从而改变直流电机的速度。

在图11中占空比D=8/32=0.25，在图16中占空比D=4/32=0.125。

通过以上两组数据比较以及分析仿真波形我们可以看出，只要改变使能端电平的高低，便可以改变细分计数器的值，也就是改变细分计数器CNTA的初值，从而可以改变直流电机的占空比，改变直流电机的速度。

图16 A[4..0]=04H时电机减速PWM波形调节PWM波的占空比是电机调速的重要手段，若脉宽计数器CNTA的值逐渐增大，输出脉冲的开启时间变大，PWM占空比逐渐变大，功率器件输出给电机电枢的能量增加，电机加速。

若脉宽计数器定时器CNTA的值减小，输出脉冲的开启时间变小，PWM占空比逐渐变小，功率器件输出给电机电枢的能量减少，电机减速。

当电机得到加速信号，占空比增大至它可调范围的最大值后保持，电机得到减速信号，占空比减小至它的可调范围的最小值后保持。

2.2运行控制逻辑电路描述2.2.1 2选1多路选择器MUX21A新建VHDL File文本，输入如下程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX21A ISPORT(A,B,S:IN STD_LOGIC;Y:OUT STD_LOGIC);END ENTITY MUX21A ;ARCHITECTURE one OF MUX21A ISSIGNAL E:STD_LOGIC;SIGNAL D:STD_LOGIC;BEGIND<=A AND (NOT S);E<=B AND S;Y<=D OR E;END ARCHITECTURE one;保存该文件并以文件名MUX21A.vhd存盘，新建工程MUX21A，编译MUX21A.vhd。

如下图新建波形编辑图图17 新建vwf向波形编辑器拖入信号节点，并设置好仿真激励波形，以MUX21A.vwf存盘。