EDA课设数字钟设计

课程设计报告

课程名称数字系统与逻辑设计

课题名称数字钟设计

专业通信工程

班级

学号

姓名

指导教师乔汇东胡瑛谭小兰

2013年7月7日

湖南工程学院课程设计任务书

课程名称数字系统与逻辑设计课题数字钟设计

专业班级通信工程1101班

学生姓名

学号

指导老师

审批乔汇东

任务书下达日期2013 年6月29日

任务完成日期2013 年7月7日

《数字系统与逻辑设计》课程设计任务书一、设计目的

全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的

组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试

程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养

使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。

二、设计要求

1、设计正确，方案合理。

2、程序精炼，结构清晰。

3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单

及程序框图。

4、上机演示。

5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应

的分析与结论。

三、进度安排

第十九周星期一：课题讲解，查阅资料

星期二：总体设计，详细设计

星期三：编程，上机调试、修改程序

星期四：上机调试、完善程序

星期五：答辩

星期六-星期天：撰写课程设计报告

附：

课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。

正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。

目录

1、课题的主要功能 (1)

1.1 问题描述 (1)

1.2 功能要求 (1)

2、课题的功能模块的划分 (1)

3、主要功能的实现 (2)

3.1 秒定时器 (2)

3.2 分定时器 (2)

3.3 时定时器 (3)

3.4 报时模块 (3)

3.5 分频模块 (3)

3.6 主计数器 (4)

4、系统调试与仿真 (5)

4.1 计数模块时序图 (5)

4.2 整点报时时序图 (6)

4.3 置数时序图 (6)

4.4 引脚配置 (6)

5、总结与体会 (7)

6、附件 (8)

7、评分表 (12)

1、课题的主要功能

1.1 问题描述

多功能数字钟应该具有的功能有：显示时－分－秒、整点报时、小时和分钟可调等基本功能。首先要知道钟表的工作机理，整个钟表的工作应该是在1Hz 信号的作用下进行，这样每来一个时钟信号，秒增加1 秒，当秒从59 秒跳转到00秒时，分钟增加1 分，同时当分钟从59 分跳转到00 分时，小时增加1 小时，但是需要注意的是，小时的范围是从0～23 时。

1.2 功能要求

在一个1KHz系统时钟的驱动下完成整个电路的输出，电路要能正确的输出时、分、秒，并且根据用户的设定来改变时钟和分钟的值，这里假定有两个按键输入信号S1,S0，可以分别用来改变时钟和分钟的值以达到时间设定的目的。同时在整点时分都应该输出一个整点报时信号，信号规律为1秒钟一个脉冲，持续5秒。

2、课题的功能模块的划分

1.设计一个60进制的计数器构成的具有清0、置数和计数功能秒计时器。

2.设计一个60进制的计数器构成的具有清0、置数和计数功能分计时器。

3.设计一个24进制的计数器构成的具有清0、置数和计数功能时计时器。

4.报时模块是整点的前十秒的响五下停五下。

5.时钟分频模块使得1KHz的系统时钟分为1Hz的时钟。

6.置数模块是按下对应的按键分钟个位或小时的个位加一。

7.分别采用60进制、24进制、计数器构成秒、分、时计时器。

8.计时模块使用if嵌套语句实现整个计时模块的计时。

下面是功能实现的模块图：

3、主要功能的实现

3.1 秒定时器

秒计时器是由一个60进制的计数器构成的，具有清0、置数和计数功能，在秒的个位从0计数到9时秒的十位开始计数加一，十位计数到5时清零。

3.2 分定时器

分定时器和秒定时器相似，由一个60进制的计数器构成的，具有清0、置数和计数功能，在分的个位从0计数到9时分的十位开始计数加一，十位计数到5时清零。

3.3 时定时器

时计时器则是由一个24进制的计数器构成的，同样具有清0、置数和计数功能。其中的时钟信号由上级分计时器控制。当计数到23时当分和秒为59且个位为3时清零，重新开始计时。

3.4 报时模块

整点报时的功能，其工作的状态受到秒计数器所产生的进位信号控制着。整点的前十秒的响五下停五下，即最后十秒中1,3,5,7,9秒信号alarm为高电平，2,4,6,8,0为低电平。下面为VHDL代码：

if(miao1="0101" and fen0="1001" and fen1="0101") then

if (miao0="0001" or miao0="0011" or miao0="0101" or miao0="0111" or miao0="1001") then speak<='1';

Else speak<='0';

end if; end if;

3.5 分频模块

使得频率为1KHz的系统分为1Hz的时钟信号clk，根据clk进行计时，下面为起分频作用的VHDL代码。

com:process(clk1) begin

if clk1'EVENT AND clk1='1' THEN

if q<999 then q<=q+1;

else q<=0;