quartus与modelsim联合仿真步骤总结自己
用quartus II 和modelsim实现门级仿真
1.Quartus II软件仿真（Quartus 软件安装部分略）①在Quartus II中新建工程nand_2并编写源代码。
②在EDA Tool Settings中选择Simulation，设定Tool name，选定语言类型为Verilog HDL，设定Time Scale为1us，设定网表输出文件目录为simulation/ModelSim，如下图。
③对nand_2.v进行编译，在simulation/ModelSim目录下自动生成延时文件(nand_2.sdo)，网表文件(nand_2.vo)等。
④将网表文件和延时文件拷贝到工程根目录下。
⑤新建波形文件nand_2.vwf,设定End time和Grid Size 为合适大小（过小容易超出选用芯片的频率范围导致仿真无输出），选用End time为1ms，Grid Size为10us。
加入输入和输出信号a,b,q。
⑥Processing>Simulator tools，选择Timing时序仿真，Start输出仿真波形。
如下图：时序仿真结果：⑦File>Export导出测试平台Testbench文件nand_2.vt到工程根目录下。
（实验中的测试平台需要用综合前在modelsim中功能仿真时用的testbench文件）2.ModelSim仿真①由于Quartus II中创建工程时选用的芯片为Cyclone II:EP2C5T144C8，所以在Quartus安装目录下X:\altera\90\quartus\eda\sim_lib\找到库文件cycloneii_atoms.v，并拷贝到工程根目录下。
②Change directory 到工程目录exp3/,新建library为work,新建Project 为nand_2。
在工程中添加源文件nand_2，testbench文件（应改为综合前的仿真文件）nand_2.vt，网表文件nand_2.vo,库文件cycloneii_atoms.v。
Quartus 中设置modelsim 仿真
目录Quartus中设置modelsim仿真 (1)一、运行环境 (1)2.1、在Quartus中设置仿真环境 (1)2.2在Quartus中设置仿真参数 (3)2.3仿真 (5)Quartus中设置modelsim仿真一、运行环境1.1软件环境：Quartus V11.1Modelsim10.0.Cwindows7.01.2硬件环境芯片：MAXII EPM1270T144二、设置过程2.1、在Quartus中设置仿真环境点上图中的【Launch Simulation Library Compiler】,处在上图中我们按数字顺序设置:①仿真工具路径及我们安装的modelsim的路径，记住是modelsim.exe所在文件位置。
②选择我们要使用的仿真库，我们现在用的是maxII系列的，所以选择它，如你还要其它的，可以自己选择③选择仿真语言，你用verilog编写的测选择verilog④设置编译后的输处路径⑤选择是否将设置加到工程中设置好后点【StartCompilation】开始编译编译完成后会出现以下窗口点OK后，我们会看到一些信息如上的信息则表示没有问题2.2在Quartus中设置仿真参数回到主窗口，按下图中步骤打开设置窗口设置窗口如下，在category中点【EDA Tool Settings】中的【Simulation】按上图中的，先选择Tool Name再一步一步设置设置完1，2，3步后开始设置第4步，设置quartus与modelsim的链接按下图操作先选择Compile test bench，再点击【Test benches】按钮，打开设置窗口按上图1、2、3、4设置好后，开始添加仿真驱动文件（此驱动文件就是modelsim仿真文件了，要自己编写，但不需要加到工程中。
我写的是一个sim.v文件，sim.v中的模块名也为sim.2.3仿真做完以上操作就可以进行仿真了仿真前先编译一下工程文件，如没有任何问题则可以进行以下操作点击仿真按钮后，Quartus就会自动调用modelsim了。
quartus与modelsim联合仿真步骤总结自己
1.首先安装好quartus和modelsim2.复制altera quartus eda sim_lib 中对应芯片的.v文件到modelsim文件夹内3.打开quartus新建工程在第四步eda tool setting 中simulation选项中选择modelsim 语言默认为veillog 后面不打勾4.assignments settings eda stimulation工具选择modelsim 路径选择modelsim安装的路径写到win32这一步点击确定至此准备工作全部完成5.写veillog 程序然后保存编译编译后会在我们的工程目录下生成simulation文件夹，里面又有一个modelsim文件夹。
6.创建或者是编写testbench引导文件简单的可以创建复杂的需要自己编写quartus自己创建不了这是一个端口引导文件目的是建立modelsim和quartus之间的桥梁能够让modelsim创建出我们需要的与quartus中相匹配的端口并且执行相同的功能这些功能执行信息都存放在了testbench引导文件当中7.创建testbench文件过程：Processing->Start->Start Test Bench Template Write这时创建的testbench文件存放在4中所说的modelsim文件夹中以.vt为后缀名以工程名命名8.添加该文件：Assignments->EDA Tool Settings选择Simulation设置仿真环境在NativeLink settings中选择Compile test bench并点击后面的Test Benches 在Test Benches中点击New设置Test Bench属性在Test bench entity栏一定要填写刚刚我们创建的testbench文件的实体名即module top_vlg_tst();中的top_vlg_tst。
quartus的modesim仿真过程
1.撰写testbench激励文件：单击Quartus中的菜单‘Processing’->‘start’->‘Start Test Bench Template Writer’，如图一所示，自动生成激励模板（*.vt）。
打开该模板，并填写完整，保存，编译。
Testbench 常用语：●clk<= not clk after 10 ns;●process beginwait for 10 ns; clk<='1';wait for 10 ns; clk<='0';end process;●en <= '0' after 0 ns,'1' after 50 ns,'0' after 850 ns,'1' after 900 ns;2. Modelsim和Quartus的连接。
单击Quartus中的菜单‘Tools’->‘options’，如图二所示。
随后出现图三所示的窗口，点击左边菜单树下的‘Eda Tool Options’，再将原先modelsim的启动路径拷贝到‘Modelsim’的空白处，或单击右侧的‘。
’选择启动路径。
最后点击Ok，连接生效。
图二图三3. 设置编译信息。
单击Quartus中的菜单‘Assignment’->‘Settings’，如图四所示。
随后进入图五所示的Settings 界面，点击左侧菜单树‘EDA Tool Settings’下的‘Simulation’，右边的窗口出现Simulation 界面，并进行如图五的设置。
其中点中‘Compile test bench’左边的圈圈后，再点击右侧的按钮‘Test Benches。
’进入图六所示的界面，点击右上按钮‘New’进入图七所示的‘New Test Bench Settings’界面，填入相关信息：激励文件名（1），激励文件实体名（2），激励文件中的例化名（3），最大仿真时间（4），和激励文件的具体路劲（5）。
Quartus II调用ModelsimSE进行功能仿真
Quartus II调用ModelsimSE进行功能仿真笔记中主要介绍基于工程流程的功能仿真流程示例1：简单的计数器设计并利用ModelsimSE仿真Step1 新建一个工程1.在Quartus II菜单栏中通过File下拉菜单New Project Wizard建立工程。
a.第一页：Directory,Name,Top-Level Entity[page 1 of 5]主要完成以下功能：设置工程路径（Directory）、设置工程名称（Name of Project）、设置工程中顶层实体名称（Name of Top-Level Entity）。
b.第二页：Add Files[page 2 of 5]主要完成以下工能：向工程中添加已存在的设计文件。
c.第三页:Family&Device Settings[page 3 of 5]主要实现完成功能：选择自己所使用的FPGA芯片。
d.第四页：EDA Tool Settings[page 4 of 5]主要完成功能：根据需要选择使用哪种EDA工具Design Entry/Synthesis:设计输入/综合工具Simulation:仿真工具Timing Analysis:时序分析工具Format Verification:格式验证工具Board –Level:板级工具e.第五页：Summary[page 5 of 5]主要完成功能：生成建立工程的总结报告，包含了前面设置的内容。
根据报告查看新建工程是否与自己要建立的工程要求一致，如果不一致返回（<Back）上一层或多层进行修改,直到满足要求为止。
f.Finish:通过工程向导完成新建工程。
2.向新建工程中添加设计文件。
根据自己使用的HDL语言添加设计文件，Finish完成。
本示例中设计文件代码如下所示：完成一个简单的计数器，使计数器计数满128后重新计数。
module count_128(clk,rst_n,count);//工程模块及端口声明input clk,rst_n;//输入信号：时钟信号和复位output reg[7:0] count;//定义count位宽和数据类型always@(posedge clk or negedge rst_n)if(!rst_n)count<=8'd0;//复位置零else if(count[7])//当count最高位为1，也就是计数到128时，count置0count<=1'd0;else //否则继续计数count<=count+1'd1;endmodule/*计数模块实现128计数，当coun计数满128重新计数*/3.将设计文件保存在工程目录下并对设计文件进行语法分析。
在quartusII中用modelsim-altera仿真
在quartusII中用modelsim_altera做功能仿真1.设置modelsim_altera的执行路径（即其安装路径中的可执行文件的路径）（1）Tool→Options（2）打开如下图：（3）选择general →EDA Tool Options，在右侧的窗口中选择Modelsim_Altera，在Location of Executable中单击，用浏览的方式找到该软件的安装路径中的可执行文件路径，单击确定。
到此仿真软件的设置基本完成了。
2.项目仿真当我们建立一个新的项目时是需要对其中代码进行仿真的，整个过程需要三步：2.1首先，要预先设置仿真软件；下面介绍如何预设仿真软件。
1.Assignments→Settings…2.打开如下界面3选择“Simulation”，右侧设置按上图设置。
2.2其次，仿真之前需要编写测试平台，测试平台有两种的方法：●直接建立XX.v文件●在quartusII中自动生成测试平台模板文件，文件为XX.vt文件下面介绍如何自动生成测试平台模板文件。
1.Processing→Start→Start Test Bench Template Writer注意：要生成testbench模板的前提条件是为项目选择预用的仿真软件，然后模块必须编译成功。
Testbench模板生成后的默认路径为：项目目录\simulation\modelsim\项目名.vt（因为刚才在预设置仿真软件时的“Output Directory”选择的是默认的值simulation\modelsim）。
2.对于自动生成的测试平台模版需要打开修改测试激励信号，这里不做介绍，很简单的。
2.3改写完后要在项目里添加测试平台文件到项目里。
1.Assignments→Settings…2.在打开界面做如下操作：（1）选择“Compile test bench”，然后单击“Test Benches…”（2）打开下面的窗口（3）单击“New”打开下面的窗口，且按图中填写相关信息这个窗口是用来输入testbench的资料和选择testbench的路径的。
QuartusII和Modelsim的联合仿真（详细）
QuartusII和Modelsim的联合仿真（详细）这篇⽂章不需要在modelsim中建库、映射、建⼯程等⼀些繁琐的步骤，直接使⽤modelsim中的默认work库。
使⽤quartus+modelsim联合仿真。
⾸先推荐⼀篇⽂章⾸先，根据上⼀篇⽂章，建⽴⼀个testbench模板；第⼀次⽤modelsim+quartus的时候需要在quartus中设置modelsim的路径，quartus->tools->general->EDA tool options ，在右边选择modelsim的安装路径，如下图：然后在Quartus->setting->simulation中设置仿真⼯具（选择modelsim），输出netlist语⾔（选择 VHDL or Verilog）,然后在下⾯添加testbench;如下图：到edit test settings这个步骤的时候需要说明⼀下，其中test bench name可以⾃⼰定，下⾯两个的内容根据test bench⽂件中的内容⽽定。
⽐如说我⽤verilog写的test bench如下：那么我下⾯两个的名字就为分别为 Counter_tb和counter 如下图：如果是⽤VHDL写的test bench，如下图那么我们下⾯两个的内容就是ADC_vhd_tst和i1,如同下图这样设置了之后，就可以从quartus中直接进⾏RTL仿真和门极（时序）仿真了，（上图打勾就代表使⽤时序仿真）；具体为什么要这么设置请看如果不这么设置的话，可以进⾏RTL仿真，但是不能进⾏门级（时序）仿真，门级（时序）仿真的时候会报 Failed to find INSTANCE 错误。
做到上⼀部可以编写程序，然后编译，接着运⾏RTL simulation，这个时候modelsim会⾃⼰启动，然后⾃⼰编译，接着在work library中会有两个单元，其中⼀个是testbench⽣成的，我们仿真的话是⽤这个。
使用QUARTUSⅡ及MODELSIM进行Verilog程序的综合及仿真
第一步：软件安装。
这就略了吧，应该谁都会的。
第二步：启动QUARTUS，新建工程。
File----new----newquartus Ⅱproject。
next下图中，在1处填入工程文件夹（路径中不要使用中文），2处填写工程名，3处填写该工程的顶层模块名（默认情况下工程名和顶层模块名相同），然后NEXT。
下一个对话框是添加已有文件的，没有的话就next。
再下一个对话框是设备设置，可next。
再下一个对话框是仿真设置，这个会在下面详细设置，这里直接next。
然后finish。
第三步：新建Verilog文件。
file---new---verilog HDL file。
然后先保存为adder.v。
第四步：编写程序。
第五步：仿真的设置（重要）。
1.Tools----options----EDA Tool Options，在modelsim后的路径里填入modelsim程序的路径。
2.assignments----setting----EDA Tools Settings----simulation。
在tool name里选择modelsim，format for output netlist里选择verilog HDL，time scale 里根据仿真程序选择。
设置好后勾选compile test bench，然后打开后面的test benches。
3.在TEST benches对话框里点击new。
4.在test bench name中填写仿真模块名，在top level module in test bench中填写仿真模块中的顶层模块名（默认与仿真模块名相同），然后点击下面的File name后文件添加按钮（3），找到你已经编写好的仿真程序，然后点击Add添加。
说明：Quartus中提供了自动生成testbench文件的功能，但内容不全，建议自己编写，保存格式为verilog文件（.v）。
5.一顿点OK，直到回到主界面。
VHDLQuartusII调用Modelsim进行仿真
VHDL ----- Quartus II（11.1版本）调用Modelsim进行仿真之前仿真一直是用Quartus II自带的“Vector Waveform File”，但因其功能有限，在老师的推荐下接触了Modelsim,捣腾了一段时间之后总算有所收获了。
在查资料的过程中，发现好多二者联合的讲解都是用Verilog语言写的例子，而VHDL很少。
以下是我总结的用VHDL 语言的具体步骤以及要注意的细节～～坎坷的路就略过了，直接展示成果。
例子是‘八位七段数码管的动态扫描显示’一．用Quartus II 进行VHDL语言编译1.首先建立工程File->New project Wizard（第三个图标）填入所建工程的目录以及名称，注意稍后的源程序中实体名必须和这里的名称相同。
填好后单击finish，然后单击yes。
2.新建VHDL源程序文件File->New->VHDL File->OK将程序写进去（这里只讲步骤，不讲源程序的写法）注意：程序中的实体名必须和之前建工程时所命名的文件名相同！然后保存一下，不用改动，直接单击保存。
3.编译快捷键按钮在界面中上方的红色倒三角，显示编译成功之后关闭编译报告。
4.设备设置具体的实验器件根据提供的实验板设定Assignment->Device4.引脚分配Assignment->Pin Planner在Location下的方格中填入对应的硬件引脚，也是根据实验板而定6.引脚分配好之后再次编译一下，使分配的引脚起作用。
一、调用Modelsim1、设置仿真工具为Modelsim-alteraTool->Options->EDA Tool Options,在Modelsim-Altera后面的地址改为Modelsim-Altera.exe在你电脑中的位置，然后点击OK。
2、写TestBench文件，这里使用Quartus II生成的模板Processing->start->Start TestBench Template Writer,显示成功后关闭生成报告。
Modelsim 仿真步骤总结
Modelsim 仿真步骤总结Modelsim 仿真主要有以下三个方面：各版本的方法大体一致。
（1）建立库并映射库到物理目录；（2）编译源代码（包括testbench)；（3）执行仿真；下面具体演示每一步的操作方法及流程，为力求简洁，其中有多种操方法的只介绍一种。
一）建立库的演示：步骤为——启动modelsim>点击file菜单>(Change Directory)>new>(project)>library.注括号内的步骤非必须。
1.1）启动modelsim;（1.2)点击file菜单，此时若需更改路径，可以点击其中的Change Directory.(注modelsim会自动默认路径。
我们也可以在1.1步骤之前建立一个文件夹用于modelsim的工程，再将路径更改到我们新建的文件夹路径。
）（1.3）点击file子菜单中的new,选择project用于新建立一个modelsim工程。
（虽然此步非必须，但是建立一个新工程有益于接下来整个仿真文件的管理。
）1.4）点击file子菜单new,再点击new下的library,用于建立一个库。
（仔细观察1.3步，新建工程的同时亦可建立库）。
至此，modelsim仿真第一大步建立库的工作完毕。
二）编译源代码（包括testbench):大家都已知道在quartus中编译源代码的方法，这里说明一下在modelsim中编译源代码及testbench的方法。
步骤为——建立一个新工程（同时建立库）后，会自动提示你四个选项。
如图：选create new file后提示对话框，（也可以在有源文件的情况下选择add existing file到工程中。
例如我们用quartus写好文件后，可以用此方法将quartus中的文件添加到modelsim工程中来）让你命名你即将创建的新文件，完毕后，会自动出现一个空白的编辑窗口，在那里输入源代码和testbench。
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1.首先安装好quartus和modelsim
2.复制altera quartus eda sim_lib 中对应芯片的.v文件到modelsim文件夹内
3.打开quartus新建工程在第四步eda tool setting 中simulation选项中选择modelsim 语
言默认为veillog 后面不打勾
4.assignments settings eda stimulation工具选择modelsim 路径选择modelsim安装的路
径写到win32这一步点击确定至此准备工作全部完成
5.写veillog 程序然后保存编译编译后会在我们的工程目录下生成simulation文件
夹，里面又有一个modelsim文件夹。
6.创建或者是编写testbench引导文件简单的可以创建复杂的需要自己编写quartus自
己创建不了这是一个端口引导文件目的是建立modelsim和quartus之间的桥梁能够让modelsim创建出我们需要的与quartus中相匹配的端口并且执行相同的功能这些功能执行信息都存放在了testbench引导文件当中
7.创建testbench文件过程：Processing->Start->Start Test Bench Template Write这时
创建的testbench文件存放在4中所说的modelsim文件夹中以.vt为后缀名以工程名命名
8.添加该文件：Assignments->EDA Tool Settings
选择Simulation设置仿真环境
在NativeLink settings中选择Compile test bench并点击后面的Test Benches 在Test Benches中点击New
设置Test Bench属性
在Test bench entity栏一定要填写刚刚我们创建的testbench文件的实体名即module top_vlg_tst();中的top_vlg_tst。
然后在Test bench files中浏览添加testbench文件。
9.进行仿真Tools->EDA Simulation Tool->Run EDA Gate Level Simulation
此时会自动启动ModelSim并进行仿真。
10.注意从头至尾都没有自己打开使用过modelsim 以上过程全部是在quartus
中操作的最后的modelsim打开也是自动打开的没有去管它
11.modelsim自动打开后已经加载了相关文件但我们还需添加lib文件
stimulate start stimulation liariays 下面的那个框中add clone ！！文件
12.在design中打开.vt文件在工程名下面或者是在workspace中双击打开
13.找到信号右键add resign 将全部信号添加到仿真界面上当然你可以选
择删除几个自己不想要的
14.对输入信号赋值右键create wave 设置开始与结束时间并且赋值点击
finish 此时仿真图上就会出现该输入信号
15.赋完需要的全部值后点stimulate中的run中的run all 执行观察全部波形
图即可
16.注意红色代表未输出信号未反应的输出端浅绿色代表已经赋值的输入端
深蓝色代表还未进行赋值的输入端浅绿色还代表已经正常输出信号已经反应的输出端即浅绿色即是正常的而红色和浅蓝色即是提醒红色是警示不正常未输出信号与输出0信号完全是两码事前者不正常没有任何输出
后者输出正常就是等于0
17.** Error: (vsim-3033) D:/projcet/modelsim_prj/div5/div5.vo(432): Instantiation of
'cycloneii_io' failed. The design unit was not found.
提示是在work库中找不到cycloneii_io，这就是没加库自己动手把库加上就好了。