数字逻辑第5章习题参考解答
数字逻辑-习题以及习题答案
AD
F的卡诺图
ACD
G的卡诺图
根据F和G的卡诺图，得到：F G
湖南理工学院计算机与信息工程系通信教研室 陈进制作
第3章习题 3.4 在数字电路中，晶体三极管一般工作在什么状态？
答：在数字电路中，晶体三极管一般工作在饱和导通状态 或者截止状态。
湖南理工学院计算机与信息工程系通信教研室 陈进制作
第3章习题
111110
1100110
⊕ ⊕⊕⊕ ⊕
10 000 1
⊕ ⊕⊕⊕ ⊕⊕
10 101 01
⑵ (1100110)2 = 64+32+4+2 = (102)10 = (0001 0000 0010)8421码
(1100110)2 =( 101?0101 )格雷码
湖南理工学院计算机与信息工程系通信教研室 陈进制作
第2章习题
2.2 用逻辑代数的公理、定理和规则证明下列表达式：
⑴ AB AC AB AC
⑵ AB AB AB AB 1
⑶ AABC ABC ABC ABC
证⑴：AB AC
AB AC
A B A C
AA AC BA BC
证⑶：AABC
A A B C
AB AC
第1章习题 1.3 数字逻辑电路可分为哪两种类型？主要区别是什么？
答：数字逻辑电路可分为组合逻辑电路、时序逻辑电路两 种类型。 主要区别：组合逻辑电路无记忆功能， 时序逻辑电路有记忆功能。
湖南理工学院计算机与信息工程系通信教研室 陈进制作
第1章习题 1.6 将下列二进制数转换成十进制数、八进制数和十六进制数。
第2章习题 2.8 ⑴ ②求出最简或-与表达式。
两次取反法
圈0，求F 最简与或式。
数电第五版(阎石)第五章课后习题及答案pptx
03
习题三答案ຫໍສະໝຸດ 习题三第1题答案1.1 逻辑函数的表示方法 1.1答案：逻辑函数有多种表示方法， 如真值表、逻辑表达式、波形图和卡
诺图等。
1.2 逻辑函数的化简方法
1.2答案：逻辑函数的化简方法包括代 数法、公式法和卡诺图法等。
1.3 逻辑函数的运算规则
1.3答案：逻辑函数的运算规则包括与、 或、非等基本运算，以及与或、与非、 或非等复合运算。
习题一第3题答案
总结词
卡诺图化简
答案
通过卡诺图化简，我们得到最简的逻 辑表达式为(F = A'B + A'C + BC)。
02
习题二答案
习题二第1题答案
总结词
逻辑函数的表示方法
详细描述
逻辑函数的表示方法有真值表、逻辑表达式、逻辑图和波形图等。这些表示方法各有特 点，可以根据具体需求选择使用。真值表可以清晰地表示输入和输出之间的逻辑关系； 逻辑表达式简化了函数表示，便于分析和计算；逻辑图能够直观地展示逻辑函数的结构
习题三第2题答案
在此添加您的文本17字
2.1 逻辑函数的化简步骤
在此添加您的文本16字
2.1答案：逻辑函数的化简步骤包括合并项、消去项和简 化表达式等。
在此添加您的文本16字
2.2 逻辑函数的化简技巧
在此添加您的文本16字
2.2答案：逻辑函数的化简技巧包括利用运算规则、消去 项和合并项等。
在此添加您的文本16字
和功能；波形图则可以反映函数在时间序列上的动态变化。
习题二第2题答案
总结词
逻辑函数的化简方法
详细描述
逻辑函数的化简方法有多种，包括公式化简法、卡诺 图化简法和布尔代数化简法等。公式化简法基于逻辑 代数的基本公式和规则，通过简化表达式得到最简结 果；卡诺图化简法利用卡诺图的性质，通过图形直观 地找出最小项的组合，从而得到最简逻辑函数表达式 ；布尔代数化简法则通过代数运算简化逻辑函数。这 些化简方法各有优缺点，应根据具体情况选择使用。
《数字逻辑》鲍家元、毛文林高等教育出版社课后答案【khdaw_lxywyl】
kh da w. co m
答 案 网
课后答案网
2.21 直接根据逻辑表达式，填写卡诺图并化简下列各式为最简 “与或”表达式。 ⑴ F = B+AC ⑵F=D
2.26 如果输入只有原变量而无反变量。用禁止法将下列函数转换 成可用最少的与非门实现，并画出逻辑图。 ⑴ F = AC BC AB BC (逻辑图略) ⑵ F = AABC•BABC ⑶ F = C AB B AB (逻辑图略) ⑷ F = XY Z (逻辑图略) 2.29 确定习图2-1中的输入变量，并使输出功能为： F (A,B,C,D) = ∑m(6,7,12,13 ) 解： F (A,B,C,D) = (AB) ⊕(BC)
(5) F = (B+C+D) (B+C+D) (A+C+D)
ww
⑹ F = D+BC+ABC = (B+C+D) (B+C+D) (A+C+D)
w.
⑸ F = AC+BD = (A+C) (B+C)
课
= (A+D) (B+C) (B+D)
后
(6) F = (B+D) (B+C) (A+C+D) (A+C+D) ⑶ F = ABC+ABD+ACD (7) F = CE = (A+C) (C+D) (B+D) (A+B+C) (8) F = (A+D) (B+D) (A+B+C) (B+C+E) (A+C+E) ⑷ F = AB+CD = (C+D) (B+C) (A+C) 或
数字逻辑第5章习题参考解答
5.31BUT门的可能定义是: “如果A1和B1为1, 但A2或B2为0, 则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用“与非-与非”电路实现该表达式的逻辑图, 假设只有未取反的输入可用。
你可以从74x00、04.10、20、30组件中选用门电路。
解: 真值表如下A1 B1 A2 B2 Y1 Y2 A1 B1 A2 B2 Y1 Y20 0 0 0 0 0 1 0 0 0 0 00 0 0 1 0 0 1 0 0 1 0 00 0 1 0 0 0 1 0 1 0 0 00 0 1 1 0 1 1 0 1 1 0 10 1 0 0 0 0 1 1 0 0 1 00 1 0 1 0 0 1 1 0 1 1 00 1 1 0 0 0 1 1 1 0 1 00 1 1 1 0 1 1 1 1 1 0 0利用卡诺图进行化简, 可以得到最小积之和表达式为Y1=A1·B1·A2’+A1·B1·B2’Y2=A1’·A2·B2+B1’·A2·B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非5.32做出练习题5.31定义的BUT门的门级设计, 要求以cmos实现时使用的晶体管数目最少, 可以从74x00、04.10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。
解: cmos晶体管用量: 反相器2个2输入与非门4个3输入与非门6个为了尽量减少晶体管用量, 可以采用下列表达式, 以便实现器件的重复使用：F1=(A1·B1)·(A2’+B2’)=(A1·B1)·(A2·B2)’=[(A1·B1)’+(A2·B2)’’]’F2=[(A2·B2)’+(A1·B1)’’]’电路图：晶体管用量: 20只（原设计中晶体管用量为40只）5.34已知函数 , 说明如何利用练习题5.31定义的单个BUT 门和单个二输入或门实现F.解: BUT 门输出采用最小项和的形式表达为()∑=2,2,1,114,13,121B A B A Y ，()∑=2,2,1,111,7,32B A B A Y将两个输出相或就可以得到要求实现的函数。
《数字逻辑》第5章习题答案
S3 01 11 10 C4
S2
S1
S0 C0
74LS283
A3 A2 A1 A0 B3 B2 B1 B0 1
【5-12】解：
1. 输出 F 的表达式为
F C0 AB C0 AB C1 AB C0 AB C1C0 AB
2. 用八选一数据选择器和门电路实现逻辑图如图 A5.12 所示。图中 D0=D3=D4=D7=B；D1=1；D2=0；D5=D6= B
F C1 C0 A F
2 MUX 1 G0 74LS151 7 0 EN 0 1 2 3 4 5 6 7 "1" B
图 A5.12
【5-13】解： 1. 输出函数表达式为
L AB
G AB
Q AB AB
该电路为一位数码比较器。 2. 将一位数码比较器的输出 L、Q、G 接到 74LS85 的串行输入端即可。 【5-14】解： 设合格为“1” ，通过为“1” ；反之为“0” 。根据题意，列真值表见表 A5.14。
0 0 0 1 0 0 0 1 0 1 0 1
化简可得
F ACD BCD ABCD ABCD AB(C D).CD AB
【5-16】解： 由图可知表达式为
Y ACD ABD BC CD
当 B=0 且 C=D=1 时：Y= A A 当 A=D=1 且 C=0 时：Y=B+ B 当 B=1,D=0 或 A=0,B=D=1 时：Y=C+ C 当 A=0,C=1 或 A=C=1,B=0 时：Y=D+ D 【5-17】解： 根据题意，列真值表见表 A5.16。
图 A5.5
P 1 AB ACD
数字逻辑第五章课后习题答案
&
&
&
&
X1
X2
X3
设计的脉冲异步时序电路
5-3、解：
X1
X3 x2 >
X3
A/0
<
X1
B/0
X3 X2
D/1
X1 X3
X1
X2
X2
C/0
原始状态图
现态
y A B C D
次态 yn+1
x1
x2
x3
B
A
A
B
C
A
B
A
D
B
A
A
原始状态表
输出
Z 0 0 0 1
5-4、解：（1）写出电路的激励函数和输出函数表达式： Y2=x2+x1y2 y—1+x—1y1; Y1=x2x1+x1y2—+x2—y1;Z=x2—y1 —
x2x1=11 c/-
c/-
c/-
○c /1
○c /1
最简流程表
x2x1=10 b/○b /1 b/-
12 3 45 67 8
CP Q1 Q2 Q3
时间图
5-2、解：表所示为最小化状态表，根据状态分配原则，无“列”相
邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻
中，应给 AD、AC 分配相邻代码。取 A 为逻辑 0，如下卡诺图所示，
状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表如
J3 K3 CP3 010 010 110 010 011 011 111 011
次态
Q1(n+1) Q2(n+1 ) Q3(n+1)
(2021年整理)数字逻辑第五章
（完整）数字逻辑第五章编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（（完整）数字逻辑第五章）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为（完整）数字逻辑第五章的全部内容。
第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 ：具有：置0、置1、保持和翻转功能的触发器是（ ).A：JK触发器B:SR触发器C：D触发器D：T触发器您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=0， K=0时，Q状态为保持；J=0， K=1时，Q状态为置0；J=1， K=0时，Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 ：对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后,触发器的次态应为（）。
A：0B:1C：Q'D:不确定您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=1， K=1时，Q状态为翻转，即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 ：有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。
A：S＝R＝0B：S＝R＝1C：S＝1，R＝0D：S＝0，R＝1您选择的答案：正确答案： A知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q＊=0, Q*'=1,即锁存器被置0（0状态）；R=0, S=1 Q＊=1， Q＊'=0，即锁存器被置 1（1状态）;R=S=0， Q*=Q，即锁存器保持原态；R= S=1 Q*=Q＊'=0，此为不允许输入。
《数字逻辑》(第二版)习题答案 第五章
习题五1. 简述时序逻辑电路与组合逻辑电路的主要区别。
解答组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。
组合电路具有如下特征：①由逻辑门电路组成，不包含任何记忆元件；②信号是单向传输的，不存在任何反馈回路。
时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。
时序逻辑电路具有如下特征：○1电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能；○2电路中包含反馈回路，通过反馈使电路功能与“时序”相关；○3电路的输出由电路当时的输入和状态(过去的输入)共同决定。
2. 作出与表1所示状态表对应的状态图。
表1 状态表现态y2 y1次态y2 ( n+1)y1(n+1) /输出Zx2x1=00 x2x1=01 x2x1=11 x2x1=10ABCD B/0B/0C/0A/0B/0C/1B/0A/1A/1A/0D/0C/0B/0D/1A/0C/0解答根据表1所示状态表可作出对应的状态图如图1所示。
图13. 已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出响应序列。
图 2解答状态响应序列：A A B C B B C B输出响应序列：0 0 0 0 1 0 0 14. 分析图3所示逻辑电路。
假定电路初始状态为“00”，说明该电路逻辑功能 。
图 3 解答○1 根据电路图可写出输出函数和激励函数表达式为xK x,J ,x K ,xy J y xy Z 1111212=====○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示，状态图如图4所示。
表2图4现态 y 2 y 1 次态 y 2( n+1)y 1(n+1)/输出Zx=0 x=1 00 01 10 1100/0 00/0 00/0 00/001/1 11/0 11/0 11/1○3 由状态图可知，该电路为“111…”序列检测器。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
5.31BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。
你可以从74x00、04、10、20、30组件中选用门电路。
解：真值表如下
利用卡诺图进行化简，可以得到最小积之和表达式为
Y1=A1·B1·A2’+A1·B1·B2’
Y2=A1’·A2·B2+B1’·A2·B2Y2
采用74x04得到各反相器
采用74x10得到3输入与非
采用74x00得到2输入与非
5.32做出练习题5.31定义的BUT门的门级设计，要求以cmos实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。
解：cmos晶体管用量：反相器2个2输入与非门4个3输入与非门6个
为了尽量减少晶体管用量，可以采用下列表达式，以便实现器件的重复使用：F1=(A1·B1)·(A2’+B2’)=(A1·B1)·(A2·B2)’=[(A1·B1)’+(A2·B2)’’]’
F2=[(A2·B2)’+(A1·B1)’’]’
电路图：
晶体管用量：20只（原设计中晶体管用量为40只）
5.34已知函数,,,(3,7,11,12,13,14)W X Y Z F =∑，说明如何利用练习题5.31定义的单个BUT 门和单个二输入或门实现F.
解：BUT 门输出采用最小项和的形式表达为
()∑=2,2,1,114,13,121B A B A Y ，()∑=2,2,1,111,7,32B A B A Y
将两个输出相或就可以得到要求实现的函数。
5.19指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。
解：a ）,,(2,4,7)X Y Z F =∑
b),,,,(3,4,5,6,7)(0,1,2)A B C A B C F ==∑∏
c)
,,,,(1,3,5,6)(2,3,4,7)
W X Y W X Y F G ==∑∑
5.36假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。
与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。
假设输入和输出高电平有效且没有使能输入。
解：取消6个输出所对应的与非门，将6个输入组合作为无关项以化简其余输出的乘积项：设输入为:a,b,c,d ab
5.45中取1码，输出用BCD 码。
可得：Y3=I9+I8
Y2=I7+I6+I5+I4
Y1=I7+I6+I3+I2
Y0=I9+I7+I5+I3+I1
5.46只用4个8输入与非门画出16-4编码器的逻辑图。
在你的设计中，输入和输出的有效电平是什么？
解：Y3=I15+I14+I13+I12+I11+I10+I9+I8
Y2=I15+I14+I13+I12+I7+I6+I5+I4
Y1=I15+I14+I11+I10+I7+I6+I3+I2
Y0=I15+I13+I11+I9+I7+I5+I3+I1
输入和输出都采用高电平有效。
如果希望提高电路效率，可以采用输入低电平有效，设计函数如下：
Y3=（I15·I14·I13·I12·I11·I10·I9·I8）’
Y2=（I15·I14·I13·I12·I7·I6·I5·I4）’
Y1=（I15·I14·I11·I10·I7·I6·I3·I2）’
Y0=（I15·I13·I11·I9·I7·I5·I3·I1）’
5.21图X5-21电路有什么可怕的错误？提出消除这个错误的方法。
解：该电路中两个2-4译码器同时使能，会导致2个3态门同时导通，导致逻辑电平冲突。
为解决这一问题，可将使能端分开，进行反相连接，各自使能，电路连接如下：（图略）
或采用多路复用器74X151实现该电路。
5.22利用表5-2和表5-3中有关74LS组件的信息，确定在图5-66所示的32-1多路复用电路中，从任何输入到任何输出的最大传播延迟。
你可以使用“最坏情况”分析方法。
解：图5-66所用器件及最大延迟为：
74X13938ns
74X15130ns（使能 Y’）
14X2015ns
最长路径应为：从74X139选择端到74X139输出，再进入74X151使能端到74X151Y’端，再通过74X20。
总延迟为83ns。
5.54设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。
解：设数据输入A(4..0),B(4..0),C(4..0),数据输出Y（4..0）选择端S1,S0
则Y=S1·S0·A+S1·S0’·B+S1’·S0·C
逻辑符号：
5.55对于图X5-55所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介绍的传输门）。
Z=AS’+BS为2选1多路器
逻辑图为：
补充习题： 1设计每次处理2位的相等比较器迭代单元，该单元有1个输出Y 和5个输入C ，A1，A0，B1，B0；当A 与B 不相等时输出为1，相等时输出与C 相同；写出输出函数的最小积之和表达式。
解：Y=A1B1’+A1’B1+A0B0’+A0’B0+C
2设计每次处理2位的加法器迭代单元，该单元有3个输出S1，S0，CO ，5个输入CI ，A1，A0，B1，B0；S 为相加的本位和，CO 为向高位的进位，CI 为来自低位的进位；写出各输出函数的最小积之和表达式。
解：根据二进制运算规则，可写出卡诺图如下：
00 01 11 10
A1A0’B1’B0’ 分解化简CO:
3利用接图。
则S=X·Y’·CIN’+X’·Y·CIN’+X’·Y’·CIN+X·Y·CIN=,,(1,2,4,7)X Y CIN ∑ COUT=X·Y+X·CIN+Y·CIN=,,(3,5,6,7)X Y CIN ∑。