您的位置：360文档中心› 第3章Verilog设计入门

第3章Verilog设计入门

合集下载

第3章 Verilog设计入门

第3章 Verilog设计入门


（3）赋值符号“<=” 说明：只能用于顺序语句中

• 改错：
module mux41a (a,b,c,d,s1,s0,y) input a,b,c,d,s1,s0; output y; reg a,b,c,d; always @ * begin : mux41 case({s1,s0}) 2'b1: y=a; 2'b2: y=b; 2'b3: y=c; 2'b4: y=d; endcase endmodule

Verilog中的四种基本数值：
0：即二进制数0、低电平、逻辑0、事件为伪 的判断结果； 1：即二进制数1、高电平、逻辑1、事件为真 的判断结果； z或Z：高阻态，或高阻值，还可用“？”表示。 x或X：不确定，或未知的逻辑状态。


3．assign连续赋值语句
由assign引导的赋值语句方式也称为数据流描述方式，即当等号右侧 的驱动表达式中的任一信号发生变化时，表达式被计算一遍，赋给左 侧的目标变量；

当一个模块中有多个assign语句时，不允许有多个不同赋值表 达式，即在同一个模块中，wire型变量不允许有多个驱动源。 如果驱动表达式为高阻态，是可以允许的。

2．等式操作符
（1）当关系为真时，等式操作的结果为1，当关系为假时，结果为0； （2） ==等于操作符，两个二进制数比较必须每一位都相等，结果才为1， 否则为0，且如果其中有的位是未知值X或高阻值z都判断为假，输出0； （3）全等比较操作符===，将两个比较值当成确定的值进行比较，当表述 相同为1.

3.1.3 4选1多路选择器及其数据流描述方式
数据流描述方式：即直接用布尔逻辑表达式来描述模块的功能。

第3章 Verilog设计入门

第3章 Verilog设计入门
省为wire型。 可用做任何方程式的输入，或“ assign ”语句和实例
元件的输出。
格式
wire 数据名1,数据名2, ……,数据名n;
wire型向量（总线）
wire[n-1:0] 数据名1,数据名2, ……,数据名m; 或 wire[n:1] 数据名1,数据名2, ……,数据名m;

总 结


Verilog HDL程序是由模块构成的。每个模块嵌套在module 和endmodule声明语句中。模块是可以进行层次嵌套的。
每个模块要进行端口定义，并说明输入输出端口，然后对模 块的功能进行行为逻辑描述。 程序书写格式自由，一行可以写几个语句，一个语句也可以 分多行写。
Verilog HDL关键字
and always assign begin buf bufif0 bufif1 case casex casez cmos deassign default defparam disable edge else end endcase endfunction endprimitive endmodule endspecify endtable endtask event for force forever fork function highz0 highz1 if ifnone initial inout input integer join large macromodule medium module nand

与C 语言一致
规范的书写格式

规定了文本布局、命名和注释的约定，以提 高源代码的可读性和可维护性。



最顶层的module_endmodule模块放在最左 侧 低一层次的语句向右靠一个TAB键的距离 同一语句关键字对齐

《Verilog设计入门》PPT课件

《Verilog设计入门》PPT课件

精选PPT
18
3.1 组合电路的Verilog描述
3.1.2 4选1多路选择器及其case语句表述方式 6．赋值操作符 “<=”，只能用于顺序语句，不能用于assign引 导的并行语句
两种过程赋值操作： （1）阻塞式赋值“=”：语句执行结束，右侧表达式的值立刻赋给左侧 目标变量。
对于always引导的块语句中含有多条阻塞式赋值语句时，当执行某 一条语句时，其它语句不允许执行，被阻塞了，具有顺序执行的特点。
精选PPT
23
3.1 组合电路的Verilog描述
3.1.4 4选1多路选择器及其if语句描述方式
精选PPT
24
3.1 组合电路的Verilog描述
3.1.4 4选1多路选择器及其if语句描述方式 1．if_ else条件语句 if（表达式） begin 语句1；语句2；…..语句n； end else begin 语句n+1；语句n+2；…..语句n+n； end
input a,b;
output so,co;
assign so = a ^ b;
assign co = a & b;
endmodule
精选PPT
28
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述
2.基于always @引导的过程语句和逻辑操作符的描述
module h_adder2(a,b,so,co);
endmodule
精选PPT
34
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 5. 全加器描述----用半加器、或门模块及例化语句描述
精选PPT

verilog学习

verilog学习

关系运算符是用来确定指定的两个操作数之间的关系是 否成立的， 如果成立， 结果为1(真)； 如果不成立， 结果 为0(假)。 假设：m =19； n = 5； a=x
那么： m > n
m<n m<a
结果为1 (真)
结果为0 (假) 结果为x
第3章 Verilog HDL的基本语法
4. 等值运算符
== (逻辑相等) != (逻辑不等) === (全等) !== (非全等)
第3章 Verilog HDL的基本语法
例如： reg ［7:0］ a； reg b b=&a； 程序中， “b=&a；” 语句与“b=a［0］ & a［1］ & a ［2］ & a［3］ & a［4］ & a［5］ & a［6］ & a ［ 7］；”语 句等价。
第3章 Verilog HDL的基本语法
X={a［7:4］， b［3］， c［2:0］} 表示X是由a的第7～4位、 b的第3位和c的第2～0位拼接而 成的。
第3章 Verilog HDL的基本语法
10. 运算符的优先级 在一个表达式中出现多种运算符时， 运算的优先级顺序如下：
!a
!b
判断一个数是否为真时， 以0代表“假”， 以非0代表“真”。 假设： ABus = ′b0111； BBus = ′b0101；那么 ! ABus 0（假）
ABus || BBus 1（真）
ABus && BBus 1（真）
第3章 Verilog HDL的基本语法
3. 关系运算符
< > (小于) (大于) <= >= (小于等于) (大于等于)

EDA 第3章 Verilog设计入门

EDA 第3章 Verilog设计入门

www.themBiblioteka
5．注释符号

3.1.4 4选1多路选择器及其if语句描述方式

1．if_ else条件语句
执行过程：当if后的条件表达式为真时，执行赋值语句， 否则执行else后的If语句，如此数据的执行下去，直到完 成所有if语句。 同样，如果执行多条语句时，应该用begin-end块语句将 它们括起来。
5．并位操作和数字表达
（1）并位操作
大括号{}：并位运算符，将两个或多个信号按二进制位拼接起来， 作为一个信号使用。

（2）数字表示 表示二进制数的一般格式：
说明： 1. B表示二进制，O表示八进制，H表示十六进制，D表示十进制，且 不分大小写。 2. verilog2001规定可定义有符号二进制数，如8„b10111011和 8‟sb10111011是不一样的。前者是普通无符号数，后者是有符号数，最 高位1是符号。

3.1.2 4选1多路选择器及其case语句表述方式


1．reg型变量定义
（1）verilog中最常用的变量：寄存器型变量（reg）和网线型变量 （wire）。 （2）模块中功能描述涉及的所有信号都必须定义相应的变量类型， 如果没有在模块中显式地定义信号的类型，verilog默认定义为 wire型。 （3）当需要信号为寄存器型信号时必须使用reg进行显示定义，在 过程语句always@引导的顺序语句中规定必须是reg型变量。 （4）输入或双向口信号不能定义为寄存器型信号类型
（2）条件数值虽为整数1、2、3的表达式，但综合器自 动转化为case的变量{a，b}与对应数据类型的数值进 行比较判定。

说明：例3.8直接使用了加法算术操作符“+”的描述方式。

Verilog HDL 3

Verilog HDL 3

图3-2 值变化快于时延间隔



上面例子中的时延值只出现了一个，事实上这只 是一个“上升时延”，连续赋值语句中的时延可 以指定3类时延值：上升时延、下降时延和关闭时 延（值变为x的时延）。这是一种更加精细的时延 定义方式，其语法形式如下： assign # (rise, fall, turn-off ) LHS_target=RHS_expression; 其中rise是上升时延，fall是下降时延，turn-off是关 闭时延。


其具体含义可以根据下面的例子看出来： assign Bus = MemAddr [7:4]; // 没有定义时延， 则所有时延都是0 assign #4 Ask = Quiet || Late; // 只有1个时延 值，表示上升时延、下降时延和关闭时延都是4 assign # (4,8) Ask = Quick ; /* 有2个时延值， 表示上升时延是4，下降时延是8，关闭时延是 4和8之中的较小值，即4 */ assign # (4,8,6) Arb = & DataBus; // 有3个时延值， 表示上升时延是4，下降时延是8，关闭时延是6
3.2 顺序行为建模

顺序行为建模是Verilog HDL行为建模的主 要方法，也是Verilog HDL最能体现其高级 编程语言之处，如果学过其他高级变成语 言（如C语言），就会对本节介绍的诸如ifelse、for循环之类的语法结构非常熟悉。
此外，本节还将介绍过程赋值的特点和用 法。就像连续赋值用于数据流行为建模一 样，过程赋值用于顺序行为建模。


如下例： assign Mux = (S = = 0)? A : 'bz; assign Mux = (S = = 1)? B : 'bz; assign Mux = (S = = 2)? C : 'bz; assign Mux = (S = = 3)? D : 'bz;

Verilog教程-夏宇闻(共178张)

Verilog教程-夏宇闻(共178张)
13
第13页，共178页。
3.2 Verilog HDL基本(jīběn)结构
二、Verilog HDL模块的结构
▪ Verilog的基本设计单元是“模块 (block) ” 。 ▪ Verilog 模块的结构由在module和endmodule关键词
之间的4个主要部分组成：
1 端口定义 2 I/O说明
（3）用 “always” 块语句 结构说明语句
always @(posedge clk) // 每当时钟上升沿到来时执行一遍块内语句
begin
if(load)
out = data; // 同步预置数据 else
out = data + 1 + cin; // 加1计数
end
❖注1：“always” 块语句常用于描述时序逻辑，也可 描述组合逻辑。
3.12 不同抽象级别的Verilog HDL模型
1
3.13 设计技巧
第1页，共178页。
引言 3.1
(yǐnyán)
内容概要
一、什么是Verilog HDL 二、Verilog HDL的发展历史 三、不同层次的Verilog HDL抽象
四、Verilog HDL的特点
2
第2页，共178页。
3.1 引言(yǐnyán)
❖ Verilog HDL模块的模板（仅考虑用于逻辑综合的部分）
module <顶层模块名> (< 输入输出端口列表>) ；
output 输出端口列表；
input 输入端口列表；
//（1）使用assign语句定义逻辑功能
wire 结果信号名；
assign <结果信号名> = 表达式 ；

verilogHDL培训教程华为

verilogHDL培训教程华为

VerilogHDL培训教程——华为第一章：引言随着电子设计自动化（EDA）技术的不断发展，硬件描述语言（HDL）在数字电路设计领域扮演着越来越重要的角色。

VerilogHDL 作为一种主流的硬件描述语言，因其强大的功能、灵活的语法和广泛的应用范围，已成为数字集成电路设计工程师必备的技能之一。

本教程旨在帮助读者掌握VerilogHDL的基本概念、语法和设计方法，为华为等企业培养合格的数字电路设计人才。

第二章：VerilogHDL基础2.1VerilogHDL简介VerilogHDL是一种用于数字电路设计的硬件描述语言，它可以在多个层次上对数字系统进行描述，包括算法级、寄存器传输级（RTL）、门级和开关级。

VerilogHDL的设计初衷是为了提高数字电路设计的可重用性、可移植性和可维护性。

2.2VerilogHDL编程环境（1）文本编辑器：Notepad++、SublimeText等；（2）仿真工具：ModelSim、IcarusVerilog等；（3）综合工具：XilinxISE、AlteraQuartus等。

2.3VerilogHDL语法基础（1）关键字：VerilogHDL中的关键字具有特定含义，如module、endmodule、input、output等；（2）数据类型：包括线网类型（wire）、寄存器类型（reg）、整数类型（integer）等；（3）运算符：包括算术运算符、关系运算符、逻辑运算符等；（4）模块与端口：模块是VerilogHDL设计的基本单元，端口用于模块之间的信号传递；（5）行为描述与结构描述：行为描述用于描述电路的功能，结构描述用于描述电路的结构。

第三章：VerilogHDL设计流程3.1设计流程概述（1）需求分析：明确设计任务和功能要求；（2）模块划分：根据需求分析，将设计任务划分为若干个模块；（3）编写代码：使用VerilogHDL编写各个模块的代码；（4）仿真验证：对设计进行功能仿真和时序仿真，确保设计正确；（5）综合与布局布线：将VerilogHDL代码转换为实际电路，并进行布局布线；（6）硬件测试：在FPGA或ASIC上进行实际硬件测试。

  1. 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
3.2.1 边沿触发型触发器及其Verilog表述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.2.2 电平触发型锁存器及其Verilog表述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.2.2 电平触发型锁存器及其Verilog表述
第3章Verilog设计入门
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 3. 8位加法器描述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.2.1 边沿触发型触发器及其Verilog表述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.2.4 同步复位型触发器及其Verilog表述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.2.4 同步复位型触发器及其Verilog表述
第3章Verilog设计入门
3．数据表示方式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 1. 半加器描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 1. 半加器描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
描述
3.1.4 4选1多路选择器及其if语句描述方式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.4 4选1多路选择器及其if语句描述方式 1．if_ else条件语句
2．过程赋值语句 （1）阻塞式赋值 （2）非阻塞式赋值
3.2 时序模块及其Verilog表述
3.2.3 含异步复位/时钟使能型触发器及其Verilog表述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.2.3 含异步复位/时钟使能型触发器及其Verilog表述
第3章Verilog设计入门
3.2 时序模块及其Verilog表述
3.1.3 4选1多路选择器及其数据流描述方式 4．wire定义网线型变量
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.3 4选1多路选择器及其数据流描述方式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.3 4选1多路选择器及其数据流描述方式 5．注释符号
3.1.5 加法器及其Verilog描述 2. 全加器顶层文件设计和例化语句
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 3. 8位加法器描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 3. 8位加法器描述
第3章 Verilog设计入门
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.1 2选1多路选择器及其Verilog描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.1 2选1多路选择器及其Verilog描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 1. 半加器描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 2. 全加器顶层文件设计和例化语句
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.1 2选1多路选择器及其Verilog描述 1．模块表达
2．端口语句、端口信号名和端口模式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.1 2选1多路选择器及其Verilog描述 3．赋值语句和条件操作符
4．关键字 5．标识符 6．规范的程序书写格式 7．文件取名和存盘
3.1.5 加法器及其Verilog描述 1. 半加器描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 1. 半加器描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.5 加法器及其Verilog描述 1. 半加器描述
3.1.2 4选1多路选择器及其case语句表述方式 5．并位操作和数字表达
2b’10,4D’9, O,H,D
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.3 4选1多路选择器及其数据流描述方式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.3 4选1多路选择器及其数据流描述方式 1．按位逻辑操作符
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.2 4选1多路选择器及其case语句表述方式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.2 4选1多路选择器及其case语句表述方式
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.2 4选1多路选择器及其case语句表述方式 1．reg型变量定义
2．过程语句
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.2 4选1多路选择器及其case语句表述方式 3．块语句begin_ end
4．case条件语句和4种逻辑状态
第3章Verilog设计入门
3.1 组合电路的Verilog描述
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.3 4选1多路选择器及其数据流描述方式 2．等式操作符
第3章Verilog设计入门
3.1 组合电路的Verilog描述
3.1.3 4选1多路选择器及其数据流描述方式 3．assign连续赋值语句
第3章Verilog设计入门
3.1 组合电路的Verilog描述
相关文档
最新文档