数字式竞赛抢答器
数字抢答器实验报告
数字式抢答器的设计一、设计任务与要求1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是1、2、3、4、5、6、7、8，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是K1、K2、K3、K4、K5、K6、K7、K8。
2．给节目主持人设置一个控制开关，用来控制系统的清零(编号显示数码管灭灯)和抢答的开始。
3．抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。
此外，要封锁输入电路，禁止其它选手抢答。
优先抢答选手的编号一直保持到主持人将系统清零为止。
4．抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定(30秒)。
当节目主持人启动“开始”键后，要求定时器立即进行倒计时，并用显示器进行显示，同时扬声器发出短暂的声响，声响持续时间0.5秒左右。
5．参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。
6．如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统进行短暂的报警，并封锁输入电路，禁止选手超时后抢答，定时显示器上显示00。
二、设计参考数字抢答器的总体框图如图8.34.1所示，它由主体电路和扩展电路两部分组成。
主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其它选手抢答。
扩展电路完成定时抢答的功能。
三、设计报告要求1.画出数字抢答器的总体框图及完整的逻辑电路图，并说明其设计原理及工作过程。
2.说明实验中产生的故障现象及解决方法。
3.心得、体会和建议。
四、总体框图显示电路五、实验内容１、各芯片的工作原理及电路图。
(1) 74LS373锁存器74LS373与单刀双掷开关相连作为8位选手的抢答锁存开关，它的4脚、7脚、8脚、13脚、14脚、17脚、18脚、3脚分别连接单刀双掷开关J1---J8。
数字电路逻辑设计数字竞赛抢答器
数字电路逻辑设计数字竞赛抢答器数字电路逻辑设计数字竞赛抢答器是一种运用数字电路逻辑设计技术进行设计的一种设备，主要用于数字竞赛中抢答题目的工具。
抢答器是一种用于计分和判断答题先后顺序的设备，它可以快速而准确地确定哪一个选手先按下按钮进行抢答。
抢答器通常由两部分组成，即抢答按钮和显示屏。
当主持人提出问题后，选手可以按下按钮进行抢答，抢答器会通过显示屏显示哪一名选手先抢答成功。
在数字电路逻辑设计中，设计一个抢答器可以极大地增加抢答的公平性、效率和可靠性。
在数字电路逻辑设计过程中，首先需要确定需要使用的器件和电路图。
常用的器件包括电容、电阻、晶体管、门电路、计数器等。
通过组合不同的器件设计出适合抢答器的电路图，并进行仿真分析和实验验证。
在电路图设计的基础上，需要使用电路板进行布线和焊接，完成抢答器的硬件组装。
在抢答器的控制程序设计过程中，需要考虑到抢答器的各个功能模块及其之间的协作关系。
主要包括抢答计时器、选手编号显示及判断是否超时等功能。
程序控制的逻辑过程如下：首先，通过按下抢答按钮，触发抢答计时器开始计时；根据选手编号，显示选手编号；如果抢答成功，则通过闪烁信号或音乐提示方式告知主持人和其他选手，并计时结束；如果抢答超时，则根据超时者，显示超时选手的编号。
数字电路逻辑设计数字竞赛抢答器的性能稳定、操作简便、响应迅速、显示判断准确性高，非常适合用于各类比赛和考试中，如家庭智力大赛，校内校外比赛等。
随着数字电路逻辑设计技术的不断发展，抢答器将会更加多样化和精细化，为各类比赛活动提供更加智能、高效、创新的竞赛体验。
数字式竞赛抢答器VHDL
数字系统设计与硬件描述语言期末考试作业题目：数字式竞赛抢答器设计学院：电子信息工程专业：电子信息工程学号：姓名：一、选题设计描述1.功能介绍此设计用于竞赛的四人抢答，有如下的功能：（1）具有多路抢答功能，台数设计为四；（2）具有抢答器开始后30秒倒计时，30秒后无人抢答显示超时，并报警；（3）能显示超前抢答犯规，并警报；（4）能显示各组得分，大队加分，答错扣分；当系统复位，主持人按下抢答开始按键，处于使能状态，抢答开始，某路抢答键按下时，该路信号将其他路信号锁存，同时抢答铃声响起，直至此路按键松开，显示该路组号。
2.算法简介本设计采用分层设计思想，分为：信号鉴别模块、计时模块、计分模块、BCD译码模块、分频器，还有顶层模块。
信号鉴别模块。
此模块主要实现抢答器的抢答功能，并能够分辨是正常抢答还是提前抢答，选取最先按下的一路信号，锁存其余信号，实现信号选取功能。
在此模块中，用到的信号为抢答信号a、b、c、d;抢答使能信号en；抢答结果信号states；警报时钟信号clk2；复位信号rst；提前抢答信号fangui。
计时模块。
此模块主要实现抢答过程中的计时功能，在抢答开始后进行30秒的倒计时，且在30秒后显示无人抢答报警信号。
其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；无人抢答警报信号warn；计时中止信号stop；计时十位个位信号tb，ta。
计分模块。
此模块主要实现给四个抢答器计分的功能，初始条件下，为每个抢答器信号预制5分，当某组抢答且回答正确时加一分，答错减一分，未获答题机会时保持不变。
其中设有时钟信号clk；复位信号rst；抢答使能信号en；抢答结果显示信号states；记分加减信号add（add＝‘1’时为加，add＝‘0’时为减）；四个信号的得分显示信号a_out,b_out,c_out,d_out。
BCD译码模块。
此模块主要实现将抢答结果信号显示在bcd七段译码器上。
课程设计《数字式智力抢答器》
课程设计《数字式智力抢答器》系统设计要求：设计一个智力抢答器，可以判断第一抢答者，并具备计分功能。
抢答器有4路抢答按钮。
设置抢答器使能信号，当此信号有效时，若参赛者按下抢答开关，则抢答器能判断出第一抢答者并指示该组抢答成功，其他参赛者的抢答开关不起作用。
若提前抢答，则对相应的参赛者发出警报。
系统具有清零功能。
当清零信号有效时，抢答器对前一轮抢答的第一抢答者判断结果进行清零，恢复为初始状态。
数字式智力抢答器还具有计分功能。
如果抢答成功的参赛者满足得分条件，则增加相应分数，答错不扣分。
一、系统方案设计根据系统设计要求，系统主要由三个主要的电路模块组成，分别为第一抢答判断电路、计分电路、显示电路。
其中第一抢答判断电路主要完成最快抢答者的判断功能；计分电路存储每组竞赛者的分数；显示电路显示抢答器的状态和各组的分数。
因此，数字竞赛抢答器的输入信号包括：复位信号CLR、抢答器使能信号EN、四组抢答按钮A/B/C/D、加分信号ADD；输出信号：四组抢答状态的显示LEDx；对应的得分SCOREx；抢答器抢答成功的组别显示、报警信号FALSE。
二、单元电路设计1、第一抢答判断电路第一抢答判断电路模块具有第一抢答信号的鉴别和锁存功能。
（1）当复位CLR信号有效(高电平)时，电路清零。
（2）当使能信号EN为低电平时，如果有人抢答，则提前抢答报警信号FALSE[3..0]的对应位输出高电平，以示警告。
（3）当EN为高电平时，抢答开始。
首先将报警信号FALSE[3..0]清零，然后根据四组竞赛者的抢答情况选择最先抢答的信号，显示抢答状态显示信号LEDA—LEDD。
（即LEDA—LEDD对应输出高电平）。
抢答成功者的组别编号由信号Q[3..0]输出，并锁存抢答器此时的状态，直到CLR信号有效为止。
（4）在每一轮新的抢答之前，都要使用复位信号CLR，清除上一轮抢答留下的痕迹，使电路恢复初始状态。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qd isport(clr,en:in std_logic;A,B,C,D:in std_logic;LEDA,LEDB,LEDC,LEDD:out std_logic;--抢答成功指示灯FALSE:out std_logic_vector(3 downto 0);--提前抢答报警Q: out std_logic_vector(3 downto 0)); --抢答成功组显示End qd;Architecture behave of qd isSignal temp: std_logic_vector(3 downto 0);Signal TAG : std_logic; --设置锁存标志位BeginTemp<=A&B&C&D;PROCESS(clr,EN,A,B,C,D)BEGINIF clr=’1’ then -- 电路清零Q<=”0000”;LEDA<=’0’;LEDB<=’0’;LEDC<=’0’;LEDD<=’0’;FALSE<=”0000”;TMG<=’0’;ELSIF (EN=’0’) THEN -- 提前抢答报警IF A=’1’ THEN --A提前抢答报警FALSE(3)<=’1’;END IF;IF B=’1’ THENFALSE(2)<=’1’;END IF;IF C=’1’ THENFALSE(1)<=’1’;END IF;IF D=’1’ THENFALSE(0)<=’0’;END IF;ELSE –抢答开始FALSE<=”0000”;IF TAG=’0’ THEN -- 尚未有抢答成功者IF TEMP=”1000” THENLEDA<=’1’;LEDB<=”0”;LEDC<=”0”;LEDD<=’0’;Q<=”1000”; --显示A抢答成功TAG<=’1’; --锁存此状态ELSIF TEMP=”0100” THENLEDA<=’0’;LEDB<=”1”;LEDC<=”0”;LEDD<=’0’;Q<=”0100”; --显示B抢答成功TAG<=’1’; --锁存此状态ELSIF TEMP=”0010” THENLEDA<=’0’;LEDB<=”0”;LEDC<=”1”;LEDD<=’0’;Q<=”0010”; --显示A抢答成功TAG<=’1’; --锁存此状态ELSIF TEMP=”0001” THENLEDA<=’0’;LEDB<=”0”;LEDC<=”0”;LEDD<=’1’;Q<=”0001”; --显示A抢答成功TAG<=’1’; --锁存此状态END IF;END IF;END IF;END PROCESS;END behave;2、计分电路计分电路在参赛者抢答成功后，根据比赛情况进行比较分数的调整。
数字式竞赛抢答器实验报告
《电子技术综合设计》题目：数字式竞赛抢答器学院：信息工程学院专业：电子信息工程学号：2012550732姓名：田湘指导教师：完成日期：2014年10月目录一、设计任务及系统功能简介 (3)1、基本功能： (3)2、选做扩展功能： (3)二、实现的原理与电路 (3)1、设计原理 (3)2、单元电路设计： (4)（1）抢答电路 (4)（3）计分电路 (10)三、整机电路原理图 (12)抢答电路 (12)四、所用原件列表 (14)五、心得体会 (15)七、参考文献： (17)一、设计任务及系统功能简介1、基本功能：（1）设计一个可容纳8组参赛的数字式抢答器，每组设一个按钮，供抢答使用。
（2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
（3）设置一个主持人“复位”按钮。
（4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。
2、选做扩展功能：（5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。
二、实现的原理与电路1、设计原理图1 抢答器总体框图定时抢答器的总体框图如图1所示，它由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。
扩展电路完成各选手的得分显示功能。
定时抢答器的工作过程是：接通电源时，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯；抢答开始时，主持人将控制开关拨到“开始”位置，发光二极管灯亮，抢答器处于工作状态，这时，抢答器完成以下工作：（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2）扬声器发出短暂声响，提醒主持人注意；（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；（4）当选手将问题回答完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。
数字抢答器
数字逻辑课程设计报告——数字抢答器学院名称：电子工程学院学生姓名：张三（23）专业名称：电子信息工程班级：电子1003实习时间：2012年12月10日——2012年12月21日数字式抢答器一．数字式抢答器功能概述在举办各种智力竞赛活动中，常常需要确定随是第一个抢答的人。
数字式抢答器利用电子器件可以准确的解决这一问题。
数字式抢答器允许抢答者在规定的时间范围内进行抢答，可以用数字显示抢先者的序号，并配有相应的灯光指示和声报警功能；对犯规抢答者（指在抢答开始命令下达前抢答者），除用声、光报警外，还应显示出犯规者的序号；若规定抢答时间已过，要告示任何输入的抢答信号均无效，除非重新下达抢答命令。
二．任务和要求（1）要求控制四人抢答，允许抢答时间为10秒。
（2）输入抢答信号是在“抢答开始”命令后的规定时间内，显示抢答者的序号，绿灯亮。
在“抢答开始”命令前抢答者，显示违规抢答者的序号；红灯亮。
（3）抢答器具有锁存与显示功能。
即选手抢答后，锁存相应的序号，并在数码管上显示。
选手抢答实行优先锁存，谁先抢答数码管就显示谁的序号，此后抢答者均为无效抢答，不显示其序号。
（4）参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间。
如果定时时间已到，无人抢答，本次抢答无效，定时显示器上显示无效字符。
三、实验器材：设备名称数量(个) 设备名称数量(个) 74LS75 1 74LS161 174LS48 2 74LS04 174LS32 1 555 174LS08 1 74LS00 274LS148 1 电阻4个100 Ω1个150KΩ1个4.7KΩ数码管 2 发光二极管绿色1个，红色1个电容 4.7uf /0.1uf各1个导线若干钳子 1 面包板 1万用表 1 工具刀 1四、设计思路：抢答器系统主要设计模块有秒脉冲电路模块，一般由多谐振荡器及分频器组成，多谐振荡器可由555定时器及相关的电容、电阻组成。
数字式竞赛抢答器
数字式竞赛抢答器（一）设计背景：意义：抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成每路的成本偏高，而现代电子技术的发展要求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求。
随着电子技术的发展，可编程逻辑器件（PLD）的出现，使得电子系统的设计者利用EDA（电子设计自动化）软件，就可以独立设计自己的专用集成电路（ASIC）器件。
可编程逻辑器件是一种半导体集成器件的半成品。
在可编程逻辑器件的芯片中按一定方式（阵列形式或单元阵列形式）制作了大量的门、触发器等基本逻辑器件，对这些基本器件适当地连接，就可以完成某个电路或系统的功能。
8路抢答器控制系统是工厂、学校和电视台等单位举办各种智力竞赛等娱乐活动中经常使用的重要基础设备之一。
目前设计抢答器的方法很多，例如用传统的PCB板设计、用PIC设计或者用单片机设计。
而用VHDL可以更加快速、灵活地设计出符合各种要求的抢答器，优于其他设计方法，使设计过程达到高度自动化。
本文介绍的八路数显抢答器基于VHDL语言、以EDA 技术作为开发手段、采用CPLD（复杂的可编程逻辑器件）作为控制核心设计而成。
与传统设计相比较，不仅简化了接口和控制，也提高了系统的整体性能和工作可靠性，具有电路简单、成本低廉、操作方便、灵敏可靠等优点。
（二）设计思路与系统结构2.1 8路抢答器控制系统的设计思路与功能根据抢答要求，系统所需实现的功能如下：(1)设计制作一个竞赛抢答器，共设8个组别每组控制一个抢答开关，分别为sl，s2，…，s8。
(2)设置主持人控制键Reset，用于控制整个系统清零和抢答有效控制。
(3)主持人发出开始命令，8人开始抢答。
其中一人先按下抢答键，蜂鸣器发出鸣叫，数码显示该人号码，其他人再按键，系统不再响应，直至主持人按键清零，下一次抢答开始。
2.2 系统原理结构框图根据以上设计思路与功能要求，设计系统结构框图，见图1所示。
数字式竞赛抢答器数电课程设计
摘要数字式竞赛抢答器是有抢答、提前抢答警报、倒计时、数码管显示等组成。
抢答的部分需要的时序频率高，整个系统需要一个时序提供，中间需要很多的逻辑门电路，还需要555定时器提供时序。
根据抢答器的功能，分成几部分进行模块化设计，更加容易调试和设计。
有抢答模块、时序模块、显示模块、倒计时模块。
在抢答的模块需要考虑竞争关系，还要有锁存抢答的组别，555定时器模块要搭配好电阻和电容，因为他们的比值决定了周期。
在设计电路时，首先是软件模拟mutisim并在软件上进行优化，以达到线路交叉最少，最后买零器件进行焊接工作，焊接完成后进行试验测试和修改。
这个抢答器还可以扩展其他高级功能。
目录●分析问题 (3)●查阅资料 (4)●模块设计 (9)●组合优化 (12)●软件模拟 (12)●器件选择 (13)●电路焊接 (13)●实验调试 (15)●实验总结 (16)分析问题：我们共同协商最终选择了抢答器方案。
根据抢答器的要求：1）设计制作一个可容纳四组参赛的数字式抢答器，每组设置一个抢答按钮供抢答时使用且电路具有第一抢答信号的鉴别和锁存功能。
2）在主持人将系统复位并发出抢答指令后，用数码管显示倒计时和第一抢答组别且该组别对应指示灯亮，同时电路的自锁功能使别的抢答开关不起作用。
3）对提前抢答和超时作答的组别鸣喇叭示警，并由组别电路显示出犯规组别。
扩展要求：设置对应的计分（含加分与扣分）电路。
首先是要有抢答功能，这里用非锁死的按键进行抢答，还涉及到了优先编码器，抢答之后要把抢到的组号锁存，这就用到了锁存器，然后通过led灯显示抢答到的组。
回答问题需要倒计时，用计数器设计倒计时，然后通过数码管显示。
这里需要时钟信号，选用555定时器产生方波信号为整个系统提供时序。
用蜂鸣器提示提前抢答和超时发言，并用数码管显示组别。
中间还需要大量的逻辑的运算，这里就一一的罗列，因为比较繁琐。
这就是大致的方案，接下来就是查资料，实现每个模块。
查阅资料查相关的芯片资料，方便后面的设计：74148：首先是在优先编码器电路中，允许同时输入两个以上编码信号。
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EDA技术课程设计课题：数字式竞赛抢答器系别：电气与电子工程系专业：电子信息工程姓名：学号：指导教师：河南城建学院2012年6月17 日成绩评定·一、指导教师评语（根据学生设计报告质量、答辩情况及其平时表现综合评定）。
二、课程设计评分成绩：2012年 6月 17 日目录一、设计目的 (4)二、设计要求 (4)三、总体设计方案要求 (4)1、设计的总体原理 (4)2、设计内容 (5)四、EDA设计与仿真 (5)1、按键锁存模块 (5)2、计分显示模块 (7)3、发声模块 (12)4、整体原理图 (12)五、硬件实现 (12)1、硬件实现步骤 (12)2、硬件实现结果 (13)六、设计总结 (17)七、参考文献 (17)八、整体原理图 (48)一、设计目的1、在电视和学校中我们会经常看到一些智力抢答的节目，如果要是让抢答者用举手等方法进行判定的话，主持人很容易误判，会造成抢答的不公平，比赛中为了准确、公正、直观地判断出第一抢答者，所设计的抢答器通常由数码显示、灯光、音响等多种手段指示出第一抢答者。
为了使这种不公平不发生，只有靠电子产品的高准确性来保障抢答的公平性。
2、培养利用EDA技术知识，解决电子设计自动化中常见实际问题的能力，积累实际的EDA编程。
通过本课程设计的学习，复习所学的专业知识，使课堂学习的理论知识应用于实践。
培养综合运用已学知识解决实际工程技术问题的能力、查阅图书资料和各种工具书的能力、工程绘图能力、撰写技术报告和编制技术资料的能力，接受一次电子设计自动化方面的基本训练。
二、设计要求1、设计一个可容纳 6 组(或 4 组)参赛的数字式抢答器，每组设一个按钮，供2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
3、设置一个主持人“复位”按钮。
4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出 2~3 秒的音响。
5、设置一个计分电路，每组开始预置 100 分，由主持人记分，答对一次加 10 分，答错一次减 10 分。
三、总体设计方案要求1.设计的总体原理本次设计使用原理图的方法设计一个数字式竞赛抢答器，整个系统有按键锁存发声模块、发声模块和计分显示模块组成。
首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。
原理框图如下:图1.总体设计框图2.设计内容此设计包括3个模块——按键锁存模块、发声模块和计分显示模块，通过按键锁存模块锁存对应的组号并发声，再通过计分显示电路使对应组的得分加减，最终在数码管上显示出来。
四、EDA设计及仿真（各个模块设计程序、原理框图及仿真波形图）1.按键锁存模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qd isport(clk,in1,in2,in3,in4,rst:in std_logic;--clk:1hz时钟；in1,in2,in3,in4：四组输入；rst：复位信号o1,o2,o3,o4,o5:out std_logic);--o1,o2,o3,o4,o5:输出信号end qd;architecture one of qd issignal block1:std_logic;beginp1:process(clk,in1,in2,in3,in4)variable count:std_logic_vector(7 downto 0);beginif (clk'event and clk='1') thenif (rst='1')then --复位o1<='0';o2<='0';o3<='0';o4<='0';o5<='0';block1<='0';count:="00000000";elsif(in1='1') thenif (block1='0')then o1<='1';block1<='1';count:="00000001";end if;elsif(in2='1') thenif (block1='0')then o2<='1';block1<='1';count:="00000001";end if;elsif(in3='1') thenif (block1='0')then o3<='1';block1<='1';count:="00000001";end if;elsif(in4='1') thenif (block1='0')then o4<='1';block1<='1';count:="00000001";end if;end if;if(count/="00000000") then --报警3秒if (count="00000011")thencount:="00000000";o5<='0';else count:=count+1;o5<='1';end if;end if;end if;end process p1;end one;其生成原理图符号如下：图2 按键锁存框图图3 按键锁存时序仿真图按键锁存的波形分析：由程序及仿真波形图可以看出当rst为低电平时，第一组最先抢答住，第一组输出高电平波形，其他组输入不能识别；当rst为高电平时，即使有信号输入，也不能锁存。
2. 计分显示模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count1 isport(c1,c2,c3,c4,S1,S2,reset1:in std_logic;--s1:高电平加，低电平减；s2:每次步进1分；reset1：计分复位信号count1h,count1l,count2h,count2l:buffer std_logic_vector(3 downto 0);--数码管输出count3h,count3l,count4h,count4l:buffer std_logic_vector(3 downto 0));--数码管输出end count1;architecture bk of count1 isSIGNAL E:STD_LOGIC_VECTOR(3 DOWNTO 0);beginP1:PROCESS(S1)BEGINIF S1='1'THEN E<="0001";ELSE E<="1111";end if ;end process P1;p2:process(S1,S2,reset1,c1,c2,c3,c4)beginif (reset1='1')then --计分复位count1h<="0001";count1l<="0000";count2h<="0001";count2l<="0000";count3h<="0001";count3l<="0000";count4h<="0001";count4l<="0000";elsif (S2'EVENT AND S2='1') thenif (c1='1')thenif E="0001" THENif (count1l="1001")thencount1l<="0000";if (count1h="1001")thencount1h<="0000";else count1h<=count1h+1;end if;else count1l<=count1l+1;end if;END IF;if E="1111" THENif (count1l/="0000")thencount1l<=count1l-1;elsif (count1h/="0000")thencount1h<=count1h-1;count1l<="1001";end if;end if;elsif (c2='1')thenif E="0001" THENif (count2l="1001")thencount2l<="0000";if (count2h="1001")thencount2h<="0000";else count2h<=count2h+1;end if;else count2l<=count2l+1;end if;end if;if E="1111" THENif (count2l/="0000")thencount2l<=count2l-1;elsif (count2h/="0000")thencount2h<=count2h-1;count2l<="1001";end if;end if;elsif (c3='1')thenif E="0001" THENif (count3l="1001")thencount3l<="0000";if (count3h="1001")thencount3h<="0000";else count3h<=count3h+1;end if;else count3l<=count3l+1;end if;end if;if E="1111" THENif (count3l/="0000")thencount3l<=count3l-1;elsif (count3h/="0000")thencount3h<=count3h-1;count3l<="1001";end if;end if;elsif (c4='1')thenif E="0001" THENif (count4l="1001")thencount4l<="0000";if (count4h="1001")thencount4h<="0000";else count4h<=count4h+1;end if;else count4l<=count4l+1;end if;end if;if E="1111" THENif (count4l/="0000")thencount4l<=count4l-1;elsif (count4h/="0000")thencount4h<=count4h-1;count4l<="1001";end if;end if;end if ;end if ;end process p2;end bk;其原理图符号如下：图4 计分显示模块原理框图图5 计分显示模块时序仿真波形图计分显示模块时序仿真波形图波形分析：reset1为计分复位信号，当其为高电平时，所有组的数码管计分复位均变为10分；在reset1位低电平时，如果第一组首先抢答，当s1为高电平时，每按一次s2，计分电路自加1；当s1为低电平时，每按一次s2，计分电路自减1。