基于FPGA的串口通信

module chuankou_1(clk,rxd,dig_bit,dig_seg);
input clk,rxd;
output[1:0]dig_bit;
output[7:0]dig_seg;
reg[1:0]dig_bit;
reg[7:0]dig_seg;
reg flag_bit;//数码管位标志
//使用9600bps的波特率，使用其16倍频进行读取；
reg clk_rxd;//16倍频，对于50MHZ的时钟，其分频系数为8'hA1;
reg[7:0]cnt_clk_rxd;
reg[3:0]cnt_read;//对16倍频的周期信号进行计数，每16次清零，并开始读取下一位数据；reg r1,r2,r3;//对每一位数读三次，以保证准确率；
reg[7:0]data;//用来逐位接收串口的数据；
reg[3:0]cnt_bit;//对data进行位选择；
reg[2:0]state;
reg clk_led;//数码管显示使用
reg[11:0]cnt_clk_led;
reg[3:0]num;
//产生16倍频的时钟；
always@(posedge clk)
begin
if(cnt_clk_rxd>=8'ha1)
begin
cnt_clk_rxd<=8'd0;
clk_rxd<=~clk_rxd;
end
else
cnt_clk_rxd<=cnt_clk_rxd+1'b1;
end
parameter IDLE=3'b000,
READ=3'b001,
WRITE=3'b010;
always@(posedge clk_rxd)
begin
case(state)
IDLE:
begin
if(rxd==1'b1)
begin
state<=IDLE;
cnt_read<=4'd0;
end
else
begin
if(cnt_read<4'd15)
begin
cnt_read<=cnt_read+1'b1;
state<=IDLE;
end
else
begin
cnt_read<=4'd0;
state<=READ;
end
end
end
READ:
begin
if(cnt_bit<=4'd7)
begin
if(cnt_read==4'd4)
begin
cnt_read<=cnt_read+1'b1;
r1<=rxd;
state<=READ;
end
else if(cnt_read==4'd9)
begin
cnt_read<=cnt_read+1'b1;
r2<=rxd;
state<=READ;
end
else if(cnt_read==4'd12)
begin
cnt_read<=cnt_read+1'b1;
r3<=rxd;
state<=READ;
end
else if(cnt_read==4'd15)
begin
if((r1==r2)&&(r2==r3)&&(r1==r3))
begin
data[cnt_bit]<=r3;//取值;
state<=READ;
cnt_read<=4'd0;
cnt_bit<=cnt_bit+1'b1;
end
else
begin
cnt_bit<=4'd0;
state<=IDLE;
cnt_read<=4'd0;
end
end
else
begin
state<=READ;
cnt_read<=cnt_read+1'b1;
end
end
else
begin
state<=WRITE;
cnt_bit<=4'd0;
end
end
WRITE://此状态暂时未用；
begin
state<=IDLE;
end
default:
state<=IDLE;
endcase
end
//以下是数码管显示部分；
parameter segcode0=8'b1100_0000;
parameter segcode1=8'b1111_1001;
parameter segcode2=8'b1010_0100;
parameter segcode3=8'b1011_0000;
parameter segcode4=8'b1001_1001;
parameter segcode5=8'b1001_0010;
parameter segcode6=8'b1000_0010;
parameter segcode7=8'b1111_1000;
parameter segcode8=8'b1000_0000;
parameter segcode9=8'b1001_0000;
parameter segcodea=8'h88;
parameter segcodeb=8'h83;
parameter segcodec=8'hc6;
parameter segcoded=8'ha1;
parameter segcodee=8'h86;
parameter segcodef=8'h8e;
always@(posedge clk)
begin
if(cnt_clk_led>=12'h9c3)
begin
cnt_clk_led<=12'd0;
clk_led<=~clk_led;
end
else
cnt_clk_led<=cnt_clk_led+1'b1;
end
always@(posedge clk_led)
begin
flag_bit<=flag_bit+1'b1;
case(flag_bit)
1'b0:dig_bit<=2'b10;
1'b1:dig_bit<=2'b01;
endcase
end
always@(posedge clk_led)
begin
case(flag_bit)
1'b0:num<=data[3:0];
1'b1:num<=data[7:4];
endcase
end
always@(num)
begin
case(num)
4'd0:dig_seg<=segcode0;
4'd1:dig_seg<=segcode1;
4'd2:dig_seg<=segcode2;
4'd3:dig_seg<=segcode3;
4'd4:dig_seg<=segcode4;
4'd5:dig_seg<=segcode5;
4'd6:dig_seg<=segcode6;
4'd7:dig_seg<=segcode7;
4'd8:dig_seg<=segcode8;
4'd9:dig_seg<=segcode9;
4'd10:dig_seg<=segcodea;
4'd11:dig_seg<=segcodeb;
4'd12:dig_seg<=segcodec;
4'd13:dig_seg<=segcoded;
4'd14:dig_seg<=segcodee;
4'd15:dig_seg<=segcodef;
endcase
end
endmodule。