可测试性设计与ATPG解读
atpg原理 -回复
atpg原理-回复ATPG原理及其应用1. 引言在集成电路设计和制造过程中，自动测试模式生成（Automatic Test Pattern Generation，简称ATPG）是一个重要的环节。
ATPG可以根据设计规则检查的设计文件自动生成模拟制造过程中不可达故障（faults）对应的测试模式，并验证设计的正确性。
2. ATPG原理ATPG原理是基于故障模型的。
故障模型是对集成电路故障的数学描述，在故障模型中，一个故障是由一个或多个信号断开或短接导致的。
常用的故障模型有单激励故障模型（Stuck-at Fault Model）和传播路径故障模型（Path Delay Fault Model）等。
2.1 单激励故障模型（SAF）在单激励故障模型中，故障是指一个节点被“固定”在高电平或低电平状态，不受外界输入电平变化的影响。
所以，对于每个节点，都可以定义一个故障模式，即如果节点被固定为高电平，则故障模式为SA1；如果节点被固定为低电平，则故障模式为SA0。
2.2 传播路径故障模型（PDCF）在传播路径故障模型中，故障是指一个路径中的延迟过高（高延迟故障）或延迟过低（低延迟故障）。
该模型通常用来检测时序电路的失效。
3. ATPG流程ATPG流程是一个基于模式生成器的迭代过程。
其大致步骤如下：3.1 初始化首先，需要对电路结构进行初始化，将所有故障置为未检测状态。
3.2 模式生成然后，根据故障模型，生成针对每个故障的测试模式。
模式生成的方法有很多种，如随机模式生成、启发式模式生成和形式化验证模式生成等。
3.3 模式应用将生成的测试模式应用于电路中，通过观察输出信号，确定是否检测到故障。
若检测到故障，则将对应的故障置为已检测状态。
3.4 判断是否完成判断是否已经检测到所有故障。
如果是，则结束流程；如果不是，则返回第3.2步继续生成模式。
4. ATPG应用ATPG在集成电路设计和制造过程中起着非常重要的作用。
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atpg原理-回复“ATPG原理”是指自动生成测试程序（Automatic Test Program Generation）的原理。
在集成电路设计中，ATPG起着重要的作用，它能自动地为故障模型生成测试程序，以检测集成电路上的故障。
本文将以“ATPG原理”为主题，介绍其基本原理、流程、技术和应用等方面，以期帮助读者更好地理解和掌握ATPG原理。
一、基本原理ATPG原理基于故障模型，通过对故障模型进行判定，并生成适当的测试程序，以检测和诊断出集成电路中可能存在的故障。
故障模型是对故障类型和故障位置的描述。
在ATPG原理中，主要有三种故障模型，分别为卡诺图故障模型、可控制保护关系故障模型和延迟故障模型。
二、流程ATPG原理的流程主要分为故障模型的建立、生成测试向量和测试生成的完全性检查三个步骤。
1. 故障模型的建立：在这一步骤中，需要根据集成电路设计的特点和需求，确定使用哪种故障模型，并将故障模型转换为逻辑表示。
一般来说，故障模型会以D泛洪网络（D-Flood network）或BDD（Binary Decision Diagram）的形式进行表示。
2. 生成测试向量：在这一步骤中，根据故障模型和集成电路的特性，使用某种方法来生成测试向量。
常用的方法有模式生成算法和遗传算法等。
模式生成算法常用于生成卡诺图故障模型的测试向量，而遗传算法则更适用于生成可控制保护关系故障模型和延迟故障模型的测试向量。
3. 测试生成的完全性检查：在这一步骤中，需要对生成的测试向量进行完全性检查，以确保测试向量能够检测到所有可能存在的故障。
通常，使用故障模拟工具来模拟测试向量的作用，从而检查是否有遗漏的故障。
三、技术为了实现ATPG原理，需要借助一系列的技术和算法。
下面介绍其中几种常见的技术。
1. 基于模式识别的测试生成技术：这种技术主要基于卡诺图故障模型，它通过对故障模型进行识别和分析，从而生成相应的测试向量。
常用的方法有精确覆盖、启发覆盖和随机模拟等。
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atpg原理-回复原理：ATPG（自动测试模式生成）是一种用于芯片测试的电子设计自动化（EDA）技术。
它通过生成测试模式（或称为刺激模式）来检测设计中的故障或缺陷，以保证芯片在使用过程中的正确性和可靠性。
ATPG原理属于计算机辅助设计（CAD）工具的一部分，广泛应用于集成电路设计和验证领域。
本文将以ATPG原理为主题，详细介绍ATPG技术的基本概念、流程和应用，并解释其在芯片测试中的重要性和优势。
一、ATPG的基本概念1. 设计规则检查（DRC）：DRC用于验证设计中是否存在规则冲突或违反，以确保芯片的制造可行性。
DRC通常在逻辑综合之后进行，并对电路的物理约束进行检查。
2. 逻辑综合：逻辑综合将高级语言描述的电路转换成低级语言或门级网表的形式，以便用于后续的物理设计和验证。
3. ATPG生成：ATPG生成是ATPG工具的核心步骤，其目标是根据设计规范和故障模型生成测试模式。
这些测试模式用于模拟电路的输入，并检测设计中的故障。
4. 故障模型：故障模型是一种描述设计中可能出现的故障类型和行为的数学模型。
常见的故障模型包括斯台特故障模型、单精度卡诺故障模型和扩展斯台特故障模型等。
二、ATPG的应用和优势1. 芯片级测试：ATPG可以帮助设计人员在芯片制造之前对芯片进行全面的测试，以确保其质量和可靠性。
通过生成测试模式，ATPG可以检测设计中的故障，帮助设计人员及时发现和修复问题。
2. 故障覆盖率分析：ATPG生成的测试模式可以用于评估故障覆盖率，即测试模式能够探测到设计中的故障的百分比。
通过分析故障覆盖率，设计人员可以判断测试的有效性和全面性，并根据需要进行改进。
3. 故障模拟验证：ATPG生成的测试模式可以用于故障模拟验证，以验证芯片设计的正确性。
通过模拟电路输入并应用测试模式，设计人员可以检测到设计中的故障和不确定性，并进行相应的修复和优化。
4. 故障调试：在芯片测试过程中，如果检测到故障，ATPG可以帮助设计人员确定导致故障的具体原因。
atpg 语法
ATPG语法1. 什么是ATPG？ATPG（Automatic Test Pattern Generation）是一种自动测试模式生成技术，用于在集成电路设计中生成测试模式，以检测集成电路中的故障。
ATPG通过在电路中注入特定的测试向量，以模拟不同的输入组合，并检查电路的输出是否符合预期。
通过生成一系列的测试模式，ATPG可以帮助设计人员快速、准确地发现电路中的故障。
2. ATPG语法的基本元素ATPG语法主要包含以下几个基本元素：2.1 信号声明在ATPG语法中，需要先声明测试模式中使用的信号。
信号声明的格式如下：signal <signal_name> : <signal_type>;其中，<signal_name>表示信号的名称，<signal_type>表示信号的类型，可以是BIT、BIT_VECTOR等。
2.2 电路声明在ATPG语法中，需要声明被测试电路的结构。
电路声明的格式如下：circuit <circuit_name> {// 电路结构描述}其中，<circuit_name>表示电路的名称，// 电路结构描述表示电路的具体结构描述，可以使用门电路、时序电路等描述方式。
2.3 重要信号声明在ATPG语法中，需要声明一些重要的信号，用于指定测试模式的生成和检测。
重要信号声明的格式如下：important <signal_name>;其中，<signal_name>表示重要信号的名称。
2.4 测试模式生成在ATPG语法中，可以使用不同的方法生成测试模式。
常用的方法有随机模式生成、伪随机模式生成、基于故障模式的模式生成等。
测试模式生成的格式如下：generate <pattern_name> {// 测试模式生成算法描述}其中，<pattern_name>表示测试模式的名称，// 测试模式生成算法描述表示测试模式生成的具体算法描述。
可测性设计
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边界扫描技术
❖ 选择集成电路 ➢ 在设计数字电路板时，应尽可能选择支持IEEE1149.1标
总结
总之，测试是很必要的
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准的集成电路。 ➢ 优先选用同时支持IEEE1149.1和IEEE1532标准的可编程
集成电路。IEEE1532标准能使来自不同厂家的可编程逻 辑集成电路使用相同软件进行编程。
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边界扫描技术
❖ 设计边界扫描链
➢ 由于LATTICE、XILINX、ALTERA、TI和AD公司的编程 软件工具不兼容，因此，为了便于使用各自的编程软件 工具进行编程，不同公司的可编程集成电路应放置在不 同的扫描链上，每一个扫描链提供一个独立的用于编程 和测试的JTAG接口。根据IEEE1149.1标准，JTAG测试 接口包括TMS、TCK、TRST、TDI和TDO等5种信号。 为了适应多JTAG接口的要求，边界扫描测试系统应提供 多个JTAG接口，例如ScanWorks最多能提供16个JTAG 接口。
TDO。为了保证这些信号的完整性，需要对进入数字电 路板的接口信号进行缓冲，特别是TCK和TMS。常用的 缓冲集成电路有54LS244。若54LS244不能满足速度要 求，则可以采用速度更快的FPGA作为缓冲器。 ➢ TRST是复位信号，常用接法如图2所示。该接法可以提 高驱动能力，解决因集成电路内部上拉电阻并联后阻值 过小而引起的TRST不能驱动为低电平的问题。
可测性设计技术
可测性设计技术摘要本文从可测性设计与VLSI测试，VLSI设计之间的关系出发，将与可测性设计相关的VLSI 测试方法学、设计方法学的内容有机地融合在一起，文中简要介绍了VLSI可测性设计的理论基础和技术种类，可测性设计的现状，发展趋势，可测试性设计的内涵、意义和分类，并且探讨了可测性设计的实现方法。
关键词：可测性设计，自动测试生产，扫描技术，边界扫描技术，嵌入式自测试。
1可测性设计技术概述可测性的起源于发展过程20世纪70年代，美军在装备维护过程中发现，随着系统的复杂度不断提高，经典的测试方法已不能适应要求，甚至出现测试成本与研制成本倒挂的局面。
20世纪80年代中，美国军方相继实施了综合诊断研究计划。
并颁布《系统和装备的可测性大纲》，大纲将可测性作为与可靠性及维修等同的设计要求，并规定了可测性分析，设计及验证的要求及实施方法。
该标准的颁布标志这可测性作为一门独立学科的确立。
尽管可测性问题最早是从装备维护的角度提出，但随着集成电路（IC）技术的发展，满足IC测试的需求成为推动可测性技术发展的主要动力。
从发展的趋势上看，半导体芯片技术发展所带来的芯片复杂性的增长远远超过了相应测试技术的进步。
随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。
当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。
这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。
因此也就出现了可测性的概念。
可测性的基本原理可测试性大纲将可测试性(testability)定义为：产品能及时准确地确定其状态（可工作、不可工作、性能下降），隔离其内部故障的设计特性。
以提高可测试性为目的进行的设计被称为可测试性设计(DFT: design for testability)。
可测试性是测试信息获取难易程度的表征。
DFT，可测试性设计--概念理解
DFT，可测试性设计--概念理解⼯程会接触DFT。
需要了解DFT知识，但不需要深⼊。
三种基本的测试（概念来⾃参考⽂档）：1. 边界扫描测试：Boundary Scan Test: 测试⽬标是IO-PAD，利⽤JTAG接⼝互连以⽅便测试。
（jtag接⼝，实现不同芯⽚之间的互连。
这样可以形成整个系统的可测试性设计）2. 内建⾃测试BIST:（模拟IP的关键功能，可以开发BIST设计。
⼀般情况，BIST造成系统复杂度⼤⼤增加。
memory IP⼀般⾃带BIST，简称MBIST）3. 扫描测试（ATPG）Scan path: 与边界扫描测试的区别，是内部移位寄存器实现的测试数据输⼊输出。
测试⽬标是std-logic，即标准单元库。
（扫描测试和边界扫描，不是⼀个概念。
需要区别对待。
内部的触发器，全部要使⽤带SCAN功能的触发器类型。
）补充：还有⼀种测试：4. 全速测试at-speed-test（其实是属于扫描测试的⼀种。
只不过测试时钟来源频率更快。
）at-speed 就是实速测试，主要⽤于scan测试－即AC测试和mbist测试。
这种测试⼿段的⽬的是－测试芯⽚在其⼯作频率下是否能正常⼯作，实速即实际速度。
测试时钟往往是由芯⽚内部的PLL产⽣很快的测试时钟，⽤于实速测试。
相对⽽⾔，⼀般的测试是20~40兆的测试时钟，频率低，测不到transition fault。
即使测试通过，实际使⽤中还会由于使⽤⾼频时钟发⽣芯⽚电路故障。
常见的DFT/OCC结构如下：特点：1. Clock MUX必须放在OCC模块/DFT MUX之前。
(OCC：On Chip Clock)2. 时钟⼤于50MHz时，使⽤OCC模块，否则使⽤DFT MUX。
3. Clock Gate放在OCC模块/DFT MUX之后。
4. 对于⼿动添加的Clock Gate，DFT_SE端⼝接到 dft_glb_gt_se。
5. 对于综合⼯具添加的Clock Gate，DFT_SE端⼝接到dft_syn_gt_se注意：1. DFT_MODE有效时，clock mux的sel信号要保证dft_clk来源于最⾼频率的时钟源。
atpg中的 测试覆盖率概念理解
atpg中的测试覆盖率概念理解ATPG（Automatic Test Pattern Generation）中的测试覆盖率是衡量测试质量的一个关键指标，它代表了测试模式能够检测到的故障占所有可测试故障的比例。
具体来说，测试覆盖率可以分为以下几个方面：1. 故障覆盖率：这是最基本的覆盖率类型，它指的是测试模式能够检测到的故障数量占总故障数量的比例。
一个高的故障覆盖率通常意味着测试集能够发现大部分潜在的电路问题。
2. 节点覆盖率：这种覆盖率关注的是电路中每个节点的信号变化是否被测试模式覆盖。
如果一个节点在所有的测试模式中都没有信号变化，那么这个节点可能没有被充分测试。
3. 路径覆盖率：路径覆盖率考虑的是电路中所有可能的信号路径是否都被测试过。
这有助于确保电路在不同输入条件下的行为都得到了验证。
4. 功能覆盖率：功能覆盖率是指测试集对设计规格书中描述的功能特性的覆盖程度。
这通常需要对设计的功能有深入的理解，并能够将这些功能转化为可测试的形式。
5. 代码覆盖率：在基于代码的设计中，代码覆盖率可以衡量测试模式对源代码中各个部分的覆盖程度，包括语句覆盖、分支覆盖等。
6. 条件覆盖率：条件覆盖率关注的是逻辑表达式中的每个条件是否都被测试模式考虑到了。
这对于确保复杂逻辑的正确性非常重要。
7. 状态覆盖率：对于有限状态机（FSM）的设计，状态覆盖率衡量的是状态机中每个状态是否都被测试模式访问过。
8. 转换覆盖率：与状态覆盖率相对应，转换覆盖率关注的是状态机中的状态转换是否都被测试过。
测试覆盖率是评估ATPG测试效果的重要指标，其涉及到多个层面，不仅包括故障的检测，还包括节点、路径、功能、代码、条件、状态和转换的覆盖。
高覆盖率通常意味着更高的测试质量和更低的产品风险。
在实际的ATPG项目中，工程师们会根据设计的复杂性和项目的要求来设定目标覆盖率，并通过不断优化测试模式来提高覆盖率，以确保电路的可靠性和性能。
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What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
需要通过对芯片内部制造缺陷引起的电路故障建立逻 辑上的模型，从而通过测量电路在输入输出管脚上行 为，来判断芯片内部是否存在制造缺陷 Physical Defects（制造缺陷） Fault Model（故障模型）
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Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
在设计流程中尽早考虑测试的要求，在设计阶段就为 将来的测试工作设计专门用于测试的硬件逻辑。这种 通过增加额外的逻辑以增强设计的可测试性的工作就 是可测试性设计(DFT，Design for Testability)
DFT是逻辑相关的工作，需在Gate (Logic) Level解决
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DFT的作用
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
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Fault Model
Stuck-at 故障模型 时延故障模型
布局布线: Encounter、Astro
版图验证（版图后分析）
DRC/LVS: Calibre、 Hercules
参数提取: Star-RCXT
静态时序仿真: Primetime
Tape-out
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Why DFT and ATPG needed in Gate (Logic) Level？
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Why Testing
类似以前讲过的RTL仿真（功能仿真）的过程
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How Testing：Product Testing Today
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
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What is DFT
设计阶段 （设计抽象层）
System (Behavioral) level
RTL
Gate (Logic) level
Layout (Physical) Level
设计结果
Specification Executable model RTL code Gate-level netlist
Cell/interconnect level position Mask-level geometry
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
从DFT来自动产生测试向量
ATPG 工具可以满足大部分生产测试中所需的测 试向量自动生成的要求，自动生成的测试向量提 供改ATE测试程序用
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Fault Model DFT ATPG ATE
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What is a Physical Defect?
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CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
在过去的设计流程中，设计队伍完成设计后将设计扔 给专门的测试队伍，由他们完成剩下的测试工作。而 测试队伍沿用功能仿真中的TestBench仿真向量进行 故障测试，最多由于仿真向量比较庞大而做些裁剪
借用功能仿真中的仿真向量进行故障测试，不能有效 控制测试成本(cost-of-test)
功能仿真不等于故障仿真，测试向量过大 ATE资源有限
提高产品质量 降低测试成本
10Βιβλιοθήκη What is ATPGDFT通过增加额外的专门用于测试的硬件逻辑， 以增强设计的可测试性。但对于测试，最后是需 要体现在由此可以产生的测试向量
ATPG：自动测试向量生成
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障。测试向 量：输入激励＋ “理想”的期待响应
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VLSI设计流程及典 型EDA工具+
ATPG: TetraMax
RTL Source Code 设计验证: VCS、Modelsim
逻辑综合: DC DFT：DFTC
静态时序仿真: Primetime
Test Pattern
常用的EDA工具
• Cadence • Synopsys • Magma • Mentor Graphics
Unit 4 VLSI设计方法
Chap11 可测试性设计与ATPG
Unit 1 绪论 Unit 2 CMOS电路设计基础 Unit 3 CMOS电路的逻辑设计 Unit 4 VLSI设计方法
Chap8 设计模式和设计流程 Chap9 RTL设计与仿真 Chap10 逻辑综合与时序仿真 Chap11 可测试性设计与ATPG Chap12 版图设计与验证
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
等
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Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成