可测试性设计及ATPG
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atpg原理-回复ATPG原理及其应用1. 引言在集成电路设计和制造过程中，自动测试模式生成（Automatic Test Pattern Generation，简称ATPG）是一个重要的环节。
ATPG可以根据设计规则检查的设计文件自动生成模拟制造过程中不可达故障（faults）对应的测试模式，并验证设计的正确性。
2. ATPG原理ATPG原理是基于故障模型的。
故障模型是对集成电路故障的数学描述，在故障模型中，一个故障是由一个或多个信号断开或短接导致的。
常用的故障模型有单激励故障模型（Stuck-at Fault Model）和传播路径故障模型（Path Delay Fault Model）等。
2.1 单激励故障模型（SAF）在单激励故障模型中，故障是指一个节点被“固定”在高电平或低电平状态，不受外界输入电平变化的影响。
所以，对于每个节点，都可以定义一个故障模式，即如果节点被固定为高电平，则故障模式为SA1；如果节点被固定为低电平，则故障模式为SA0。
2.2 传播路径故障模型（PDCF）在传播路径故障模型中，故障是指一个路径中的延迟过高（高延迟故障）或延迟过低（低延迟故障）。
该模型通常用来检测时序电路的失效。
3. ATPG流程ATPG流程是一个基于模式生成器的迭代过程。
其大致步骤如下：3.1 初始化首先，需要对电路结构进行初始化，将所有故障置为未检测状态。
3.2 模式生成然后，根据故障模型，生成针对每个故障的测试模式。
模式生成的方法有很多种，如随机模式生成、启发式模式生成和形式化验证模式生成等。
3.3 模式应用将生成的测试模式应用于电路中，通过观察输出信号，确定是否检测到故障。
若检测到故障，则将对应的故障置为已检测状态。
3.4 判断是否完成判断是否已经检测到所有故障。
如果是，则结束流程；如果不是，则返回第3.2步继续生成模式。
4. ATPG应用ATPG在集成电路设计和制造过程中起着非常重要的作用。
第七章：可测试性设计(上课)
随着计算机技术的飞速发展和大规模集成电路的广泛应 用，智能仪器在改善和提高自身性能的同时，也大大增加了 系统的复杂性。这给智能仪器的测试带来诸多问题，如测试 时间长、故障诊断困难、使用维护费用高等，从而引起了人 们的高度重视。
自20世纪80年代以来，测试性和诊断技术在国外得到了 迅速发展，研究人员开展了大量的系统测试和诊断问题的研 究，测试性逐步形成了一门与可靠性、维修性并行发展的学 科分支。
（2）可测试性的标准
可测试性的概念最早产生于航空电子领域，1975年由Liour等 人在《设备自动测试性设计》中最先提出 1985年美国颁布的MIL-STD 2165----《电子系统和设备测试 性大纲规定了可测试性管理、分析、设计与验证的要求和实施 方法，是可测试性从维修性分离出来，作为一门独立的新学科 确立的标志。 我国现在执行的两部相关的测试性大纲，分别是1995年颁布 的GJB 2547《装备测试性大纲》以及1997年颁布的HB 7503
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7.3 机内测试技术--BIT(Built IN Test)
BIT简介 常规BIT技术 智能BIT技术
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一、BIT简介
◆ BIT的由来： 传统的测试主要是利用外部的测试仪器对被测设 备进行测试； 所需测试设备费用高、种类多、操作复杂、人员 培训困难，而且只能离线检测； 随着复杂系统维修性要求的提高，迫切需要复杂 系统本身具备检测、隔离故障的能力以缩短维修 时间； BIT在测试研究当中占据了越来越重要的地位， 成为维护性、测试性领域的重要研究内容； 在测试性研究中，BIT技术应用范围越来越广， 正发挥着越来越重要的作用。
《测试性预计程序》。
(3)产品的测试性组成
• 1.产品的固有测试； • 2.产品外部测试。
基于扫描 的DFT
基于扫描的DFT对芯片测试的影响技术分类：测试与测量 | 2006-04-24来源：电子设计应用 | 北京航空航天大学刘玲玲周文夏宇闻\巨数微电子公司徐微邵寅亮引言随着ASIC电路结构和功能的日趋复杂，与其相关的测试问题也日益突出。
在芯片测试方法和测试向量生成的研究过程中,如何降低芯片的测试成本已经成为非常重要的问题。
DFT(可测性设计)通过在芯片原始设计中插入各种用于提高芯片可测性的逻辑，从而使芯片变得容易测试，大大降低了芯片的测试成本。
目前比较成熟的可测性设计主要有扫描设计、边界扫描设计、BIST（Built In Self Test，内建自测试）等。
本文通过对一种控制芯片的测试，证明通过采用插入扫描链和自动测试向量生成（ATPG）技术，可有效地简化电路的测试，提高芯片的测试覆盖率，大大减少测试向量的数量，缩短测试时间，从而有效地降低芯片的测试成本。
基于扫描的DFT方法扫描设计的基本原理时序电路中时序元件的输出不仅由输入信号决定，还与其原始状态有关，因此，对它的故障检测比组合电路要困难的多。
扫描设计就是将时序电路转化为组合电路，然后使用已经很成熟的组合电路测试生成系统，来完成测试设计。
扫描设计可将电路中的时序元件替换为相应的可扫描的时序元件（也叫扫描触发器），然后把它们串起来，形成一个从输入到输出的测试串行移位寄存器（即扫描链），以实现对时序元件和组合逻辑的测试。
如图1所示，采用扫描设计技术后，通过扫描输入端，可以把需要的数据串行地移位到扫描链的相应单元中，以串行地控制各个单元；同时，也可以通过扫描输出端串行地观测它们。
这样就消除了时序电路的不可控制性和不可观测性，提高了电路的可测性。
需要注意的是，可测性设计的前提是不能改变原始设计的功能。
扫描设计的基本流程扫描设计测试的实现过程是：1) 读入电路网表文件，并实施设计规则检查（DRC），确保设计符合扫描测试的设计规则；2) 将电路中原有的触发器或者锁存器置换为特定类型的扫描触发器或者锁存器（如多路选择D触发器），并且将这些扫描单元链接成一个或多个扫描链，这一过程称之为测试综合；3) 测试向量自动生成（ATPG）工具根据插入的扫描电路以及形成的扫描链自动产生测试向量；4) 故障仿真器（Fault Simulator）对这些测试向量实施评估，并确定故障覆盖率情况。
VLSI测试技术论文
VLSI测试技术论文VLSI简介VLSI是70年代后期研制成功的，主要用于制造存储器和微处理机。
64k位随机存取存储器是第一代超大规模集成电路，大约包含15万个元件，线宽为3微米。
目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。
用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。
利用超大规模集成电路技术可以将一个电子分系统乃至整个电子系统“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。
超大规模集成电路研制成功，是微电子技术的一次飞跃，大大推动了电子技术的进步，从而带动了军事技术和民用技术的发展。
超大规模集成电路已成为衡量一个国家科学技术和工业发展水平的重要标志。
也是世界主要工业国家，特别是美国和日本竞争最激烈的一个领域。
超大规模集成电路将继续得到发展。
VLSI发展思路在我国，VLSI可靠性技术经过近两个五年计划的研究和实践，发展与应用已经上了一个新台阶。
在VLSI工艺可靠性评价与保证技术方面，建立了面向国内重点集成电路研究的生产线的晶片级可靠性技术WLR，包括工艺质量评价PCM技术、可靠性评价REM技术和工艺质量控制SPC技术，为集成电路制造阶段工艺质量控制和可靠性保证提供了必要的方法和手段，为考核工艺线质量和可靠性能力水平提供了定量依据；在VLSI可靠性设计、模拟与分析技术方面，针对当前VLSI设计阶段的可靠性问题开展了针对主要失效机理的可靠性设计技术研究，自行开发了集成电路可靠性综合模拟器ISRIC，建立并逐步完善了以电子束测试、光发射故障诊断、电子微探针分析和IDDQ测试为核心的综合失效定位技术，并实施和验证了这些技术的有效性，达到了工程实用化的要求。
这些技术与90年代尤其是近几年国外普遍采用的可靠性评价方法和技术相一致，具有技术先进和实用性强的特点，在国内几条典型的集成电路生产线和多个电路产品中应用，对稳定工艺和提高工艺成品率，实现批次性工艺可靠性评价和工艺可靠性一致性监测，保证集成电路工艺平台及电路产品的可靠性发挥了重要的作用。
atpg原理 -回复
atpg原理-回复原理：ATPG（自动测试模式生成）是一种用于芯片测试的电子设计自动化（EDA）技术。
它通过生成测试模式（或称为刺激模式）来检测设计中的故障或缺陷，以保证芯片在使用过程中的正确性和可靠性。
ATPG原理属于计算机辅助设计（CAD）工具的一部分，广泛应用于集成电路设计和验证领域。
本文将以ATPG原理为主题，详细介绍ATPG技术的基本概念、流程和应用，并解释其在芯片测试中的重要性和优势。
一、ATPG的基本概念1. 设计规则检查（DRC）：DRC用于验证设计中是否存在规则冲突或违反，以确保芯片的制造可行性。
DRC通常在逻辑综合之后进行，并对电路的物理约束进行检查。
2. 逻辑综合：逻辑综合将高级语言描述的电路转换成低级语言或门级网表的形式，以便用于后续的物理设计和验证。
3. ATPG生成：ATPG生成是ATPG工具的核心步骤，其目标是根据设计规范和故障模型生成测试模式。
这些测试模式用于模拟电路的输入，并检测设计中的故障。
4. 故障模型：故障模型是一种描述设计中可能出现的故障类型和行为的数学模型。
常见的故障模型包括斯台特故障模型、单精度卡诺故障模型和扩展斯台特故障模型等。
二、ATPG的应用和优势1. 芯片级测试：ATPG可以帮助设计人员在芯片制造之前对芯片进行全面的测试，以确保其质量和可靠性。
通过生成测试模式，ATPG可以检测设计中的故障，帮助设计人员及时发现和修复问题。
2. 故障覆盖率分析：ATPG生成的测试模式可以用于评估故障覆盖率，即测试模式能够探测到设计中的故障的百分比。
通过分析故障覆盖率，设计人员可以判断测试的有效性和全面性，并根据需要进行改进。
3. 故障模拟验证：ATPG生成的测试模式可以用于故障模拟验证，以验证芯片设计的正确性。
通过模拟电路输入并应用测试模式，设计人员可以检测到设计中的故障和不确定性，并进行相应的修复和优化。
4. 故障调试：在芯片测试过程中，如果检测到故障，ATPG可以帮助设计人员确定导致故障的具体原因。
atpg 语法
ATPG语法1. 什么是ATPG？ATPG（Automatic Test Pattern Generation）是一种自动测试模式生成技术，用于在集成电路设计中生成测试模式，以检测集成电路中的故障。
ATPG通过在电路中注入特定的测试向量，以模拟不同的输入组合，并检查电路的输出是否符合预期。
通过生成一系列的测试模式，ATPG可以帮助设计人员快速、准确地发现电路中的故障。
2. ATPG语法的基本元素ATPG语法主要包含以下几个基本元素：2.1 信号声明在ATPG语法中，需要先声明测试模式中使用的信号。
信号声明的格式如下：signal <signal_name> : <signal_type>;其中，<signal_name>表示信号的名称，<signal_type>表示信号的类型，可以是BIT、BIT_VECTOR等。
2.2 电路声明在ATPG语法中，需要声明被测试电路的结构。
电路声明的格式如下：circuit <circuit_name> {// 电路结构描述}其中，<circuit_name>表示电路的名称，// 电路结构描述表示电路的具体结构描述，可以使用门电路、时序电路等描述方式。
2.3 重要信号声明在ATPG语法中，需要声明一些重要的信号，用于指定测试模式的生成和检测。
重要信号声明的格式如下：important <signal_name>;其中，<signal_name>表示重要信号的名称。
2.4 测试模式生成在ATPG语法中，可以使用不同的方法生成测试模式。
常用的方法有随机模式生成、伪随机模式生成、基于故障模式的模式生成等。
测试模式生成的格式如下：generate <pattern_name> {// 测试模式生成算法描述}其中，<pattern_name>表示测试模式的名称，// 测试模式生成算法描述表示测试模式生成的具体算法描述。
SoC设计 DFT 分析
Scan chain technique MBIST Boundary Scan
Verification vs. Test
• • • •
Verifies correctness of design. Performed by simulation, hardware emulation, or formal verification, etc. Performed once prior to manufacturing. Responsible for quality of design.
• Fault models are typically defined
on a structure basis
• Typical fault models
Different fault models for digital logic, memories and analog circuit Single stuck-at faults Transistor open/short faults Bridging faults Delay faults Memory faults Analog faults
Test Challenges
• Reduce the cost of test
• Increase the defect coverage
Reduce Reduce Reduce Reduce
the the the the
vector data size tester sequencing complexity cost of test equipment test time
Package • BGA • QFP • PGA • TAB • CSP • SIP • MCM • ...
可测性设计
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精选版课件ppt
边界扫描技术
❖ 选择集成电路 ➢ 在设计数字电路板时，应尽可能选择支持IEEE1149.1标
总结
总之，测试是很必要的
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精选版课件ppt
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精选版课件ppt
准的集成电路。 ➢ 优先选用同时支持IEEE1149.1和IEEE1532标准的可编程
集成电路。IEEE1532标准能使来自不同厂家的可编程逻 辑集成电路使用相同软件进行编程。
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精选版课件ppt
边界扫描技术
❖ 设计边界扫描链
➢ 由于LATTICE、XILINX、ALTERA、TI和AD公司的编程 软件工具不兼容，因此，为了便于使用各自的编程软件 工具进行编程，不同公司的可编程集成电路应放置在不 同的扫描链上，每一个扫描链提供一个独立的用于编程 和测试的JTAG接口。根据IEEE1149.1标准，JTAG测试 接口包括TMS、TCK、TRST、TDI和TDO等5种信号。 为了适应多JTAG接口的要求，边界扫描测试系统应提供 多个JTAG接口，例如ScanWorks最多能提供16个JTAG 接口。
TDO。为了保证这些信号的完整性，需要对进入数字电 路板的接口信号进行缓冲，特别是TCK和TMS。常用的 缓冲集成电路有54LS244。若54LS244不能满足速度要 求，则可以采用速度更快的FPGA作为缓冲器。 ➢ TRST是复位信号，常用接法如图2所示。该接法可以提 高驱动能力，解决因集成电路内部上拉电阻并联后阻值 过小而引起的TRST不能驱动为低电平的问题。
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How Testing：Product Testing Today
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
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What is DFT
提高产品质量 降低测试成本
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What is ATPG
DFT通过增加额外的专门用于测试的硬件逻辑， 以增强设计的可测试性。但对于测试，最后是需 要体现在由此可以产生的测试向量
ATPG：自动测试向量生成
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障。测试向 量：输入激励＋ “理想”的期待响应
设计阶段 （设计抽象层）
System (Behavioral) level
RTL
Gate (Logic) level
Layout (Physical) Level
设计结果
Specification Executable model RTL code Gate-level netlist
Cell/interconnect level position Mask-level geometry
因为：芯片在生产过程中 会产生的电路结构上的制 造缺陷！ 所以：我们需要通过测试 来挑出那些有制造缺陷的 成品芯片，防止其流入用 户手中！
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What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
布局布线: Encounter、Astro
版图验证（版图后分析）
DRC/LVS: Calibre、 Hercules
参数提取: Star-RCXT
静态时序仿真: Primetime
Tape-out
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Why DFT and ATPG needed in Gate (Logic) Level？
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Why Testing
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VLSI设计流程及典 型EDA工具+
ATPG: TetraMax
RTL Source Code 设计验证: VCS、Modelsim
逻辑综合: DC DFT：DFTC
Hale Waihona Puke 静态时序仿真: Primetime
Test Pattern
常用的EDA工具
• Cadence • Synopsys • Magma • Mentor Graphics
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
在设计流程中尽早考虑测试的要求，在设计阶段就为 将来的测试工作设计专门用于测试的硬件逻辑。这种 通过增加额外的逻辑以增强设计的可测试性的工作就 是可测试性设计(DFT，Design for Testability)
DFT是逻辑相关的工作，需在Gate (Logic) Level解决
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DFT的作用
在过去的设计流程中，设计队伍完成设计后将设计扔 给专门的测试队伍，由他们完成剩下的测试工作。而 测试队伍沿用功能仿真中的TestBench仿真向量进行 故障测试，最多由于仿真向量比较庞大而做些裁剪
借用功能仿真中的仿真向量进行故障测试，不能有效 控制测试成本(cost-of-test)
功能仿真不等于故障仿真，测试向量过大 ATE资源有限
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
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Fault Model
Stuck-at 故障模型 时延故障模型
需要通过对芯片内部制造缺陷引起的电路故障建立逻 辑上的模型，从而通过测量电路在输入输出管脚上行 为，来判断芯片内部是否存在制造缺陷 Physical Defects（制造缺陷） Fault Model（故障模型）
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Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
从DFT来自动产生测试向量
ATPG 工具可以满足大部分生产测试中所需的测 试向量自动生成的要求，自动生成的测试向量提 供改ATE测试程序用
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Fault Model DFT ATPG ATE
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What is a Physical Defect?
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CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
等
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Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成
Unit 4 VLSI设计方法
Chap11 可测试性设计与ATPG
Unit 1 绪论 Unit 2 CMOS电路设计基础 Unit 3 CMOS电路的逻辑设计 Unit 4 VLSI设计方法
Chap8 设计模式和设计流程 Chap9 RTL设计与仿真 Chap10 逻辑综合与时序仿真 Chap11 可测试性设计与ATPG Chap12 版图设计与验证