第二十二讲 移位寄存器和计数器
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移位寄存器
CP
周期内，在时间上按一
Q1
定先后顺序排列的脉冲
Q2
信号。常用之控制某些
Q3
设备按照事先规定的顺
Q4
序进行运算或操作。
（2）扭环形计数器（约翰逊计数器） 在移存型计数器的基础上将最高位反码输出接第一级输入。
QD QD QD QD
4
3
2
1
R
R
R
R
Q4 Q1 Q1 Q2
Q2 Q3
RD CP
Q3 Q4
输入信号每经过 VI 1 1 0 1 一级触发器，移 Q1
动了一个移存周 Q2
期，但波形形状 Q3
保持不变。
Q4
2、右移移位寄存器
右移 VI 输入
CP
DQ
4
DQ
3
DQ
2
DQ
1
右移 输出
单向移位寄存器具有以下主要特点：
（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次 右移或左移。
（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉 冲即可完成串行输入工作，此时可从Q0～Qn-1端获得并行的n位 二进制数码，同时在CP脉冲作用下又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清 零。
☆ 第一级D触发器接输入信号Vi ，其余触发器输入D接前级 输出Q,所有CP连在一起接输入移存脉冲，是同步工作方式。
☆ 特征方程： Q1n1 D1 Vi CP
Q D Q D Q D Q D VI
4
3
2
1
Qห้องสมุดไป่ตู้n1 D2 Q1n CP
CP
Q3n1 D3 Q2n CP ★ 移位寄存器移存规律：
寄存器移位寄存器计数器
6.5 若干典型的时序逻辑集成电路
6.5.1 寄存器和移位寄存器 6.5.2 计数器
6.5.2 计 数 器
计数器 -- Counter
计数器的逻辑功能
计数器的基本功能是对输入时钟脉冲进行计数。它也 可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字 运算等等。
计数器的分类
• 按脉冲输入方式，分为同步和异步计数器； • 按进位体制，分为二进制、十进制和任意进制计数器； • 按逻辑功能，分为加法、减法和可逆计数器。
8 1D Q C1 Q
R
CR CP
R
DD
0
1
D 2
R
D
R
CEP GND
=
3
&
1
1
1
11
Q0
Q1
Q2
Q3 TC
（2）74LVC161功能
异步清零 ； 同步并行预置数 ； 计数 ； 保持。
CET CR D0 D1 D2 D3
CEP
74LVC161
CP Q0 Q1 Q2 Q3
TC为进位输出端。 TC=CET•Q3Q2Q1Q0
Q3Q2Q1Q0
将最后状态后一状态：Q3Q2Q1Q0 = 1001
0000
中取值为1的输出Q3Q0经与非门译码送到
CR端，当计数到1001时计数器立即清0 。 1001
输出变为0000。之后CR=1，又从0000计
0001 0010
数。故 1001 一闪即消失，不是稳定状态.
1000 0011
CR = Q3Q0
1 PE
CP 1 CR 1
D0
D1
D2
D3
1
1
1
6.5.1 寄存器和移位寄存器 6.5.2 计数器
6.5.2 计 数 器
计数器 -- Counter
计数器的逻辑功能
计数器的基本功能是对输入时钟脉冲进行计数。它也 可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字 运算等等。
计数器的分类
• 按脉冲输入方式，分为同步和异步计数器； • 按进位体制，分为二进制、十进制和任意进制计数器； • 按逻辑功能，分为加法、减法和可逆计数器。
8 1D Q C1 Q
R
CR CP
R
DD
0
1
D 2
R
D
R
CEP GND
=
3
&
1
1
1
11
Q0
Q1
Q2
Q3 TC
（2）74LVC161功能
异步清零 ； 同步并行预置数 ； 计数 ； 保持。
CET CR D0 D1 D2 D3
CEP
74LVC161
CP Q0 Q1 Q2 Q3
TC为进位输出端。 TC=CET•Q3Q2Q1Q0
Q3Q2Q1Q0
将最后状态后一状态：Q3Q2Q1Q0 = 1001
0000
中取值为1的输出Q3Q0经与非门译码送到
CR端，当计数到1001时计数器立即清0 。 1001
输出变为0000。之后CR=1，又从0000计
0001 0010
数。故 1001 一闪即消失，不是稳定状态.
1000 0011
CR = Q3Q0
1 PE
CP 1 CR 1
D0
D1
D2
D3
1
1
1
移位寄存器及算术运算应用
移位寄存器及算术运算应用作者：梁伟来源：《电子技术与软件工程》2018年第01期寄存器被广泛应用于数字电路和计算机中，是由具有存储功能的触发器构成的，移位寄存器在移位脉冲作用下依次逐位右移或左移，通过proteus模拟软件进行直观分析移位寄存器移位功能，移位功能可应用于CPU内部寄存器进行算术运算。
【关键词】移位寄存器 CPU算术运算1 移位寄存器寄存器被广泛应用于数字电路和计算机中，是由具有存储功能的触发器构成的。
移位寄存器具有代码寄存和移位两个功能，在移位脉冲的作用下，数码如向左移一位，则称为左移，反之称为右移。
移位寄存器具有单向移位功能的称为单向移位寄存器，即可向左移也可向右移的称为双向移位寄存器。
2 移位寄存器的算术运算如图1所示为由D触发器组成的4位串行输入-并行输出左移位寄存器，图中各触发器的CP接在一起作为移位脉冲控制端（CP脉冲同步控制），数据从最低位触发器D输入，前一触发器输出端和后一触发器D端连接。
由于CP接在一起作为脉冲控制端，当第1个CP脉冲上升沿到来时，D1触发器输出Q1是根据输入数据D改变，D2触发器Q2输出是根据Q1数据改变，D3触发器Q3输出是根据Q2数据改变，D4触发器Q4输出是根据Q3的数据改变。
单向右移寄存器移位过程如下：（1）清零，只要=0，触发器直接置0。
（2）接收数据，当=1时，第1个CP脉冲后，输入信号d4d3d2d1=1101左移1位，寄存器状态从高位到低位为Q4Q3Q2Q1=0001。
（3）第2个CP脉冲后，输入信号d4d3d2d1=1101在移2位，寄存器状态为Q4Q3Q2Q1=0011。
（4）第3个CP脉冲后，输入信号d4d3d2d1=1101在移3位，寄存器状态为Q4Q3Q2Q1=0110。
（5）第4个CP脉冲后，输入信号d4d3d2d1=1101在移4位，寄存器状态为Q4Q3Q2Q1=1101。
即在四个CP脉冲作用后，数码d4d3d2d1=1101恰好全部左移位串行输入寄存器，寄存器输出状态从高位到低位为Q4Q3Q2Q1=1101从四个触发器的输出端并行输出，完成串行输入--并行输出。
寄存器和移位寄存器(共15张PPT)
的状态不变下，面即请寄看存置的数数演码示保持不变。
第2页，共15页。
寄存器的结构特点
Q0 Q0
FF0 1D C1 R
Q1 Q1
FF1 1D C1 R
Q2 Q2
FF2 1D C1 R
Q3 Q3
FF3 1D C1 R
D0 CP CR D1
D2
D3
各触发器均为 D 功能且并行使用。
1 个触发器能存放 1 位二进制数码，因此 N 个触 发器可构成 N 位寄存器。
(1) 用同步置零端或置数端获得 N 进制计数器 。这时应根据 SN-1 对应的二进制代码写反馈函数。
4 位寄存器 理解寄存器和移位寄存器的作用和工作原理。
翻转是否同步分有：同步计数器和异步计数器 理解寄存器和移位寄存器的作用和工作原理。
M1 M0 = 01 时，右移功能。 和状态转换真值表，然后由此分析时序逻 按计数进制分有：二进制计数器、十进制计数器和任意进制计数器；
。计数器除了用于计数外，还常用于分频、定 每输入一个移位脉冲，移位寄存器中的数码依次向左移动 1 位。
6.4 寄存器和移位寄存器
主要要求：
理解寄存器和移位寄存器的作用和工作原理。 了解集成移位寄存器的应用。
第1页，共15页。
一、寄存器
RQe0g~isQte3r，是同用时于输存出放的二，进这制种数输码出。方式称
并行输出。
DQ00 Q0 QD11 Q1 QD22 Q2 QD33 Q3
4 位 寄
FF0 1D C1 R
有关。时序逻辑电路的工作状态由触发器存
储和表示。
第9页，共15页。
时序逻辑电路按时钟控制方式不同分为同步时序逻 辑电路和异步时序逻辑电路。前者所有触发器的时 钟输入端 CP 连在一起，在同一个时钟脉冲 CP 作用
第2页，共15页。
寄存器的结构特点
Q0 Q0
FF0 1D C1 R
Q1 Q1
FF1 1D C1 R
Q2 Q2
FF2 1D C1 R
Q3 Q3
FF3 1D C1 R
D0 CP CR D1
D2
D3
各触发器均为 D 功能且并行使用。
1 个触发器能存放 1 位二进制数码，因此 N 个触 发器可构成 N 位寄存器。
(1) 用同步置零端或置数端获得 N 进制计数器 。这时应根据 SN-1 对应的二进制代码写反馈函数。
4 位寄存器 理解寄存器和移位寄存器的作用和工作原理。
翻转是否同步分有：同步计数器和异步计数器 理解寄存器和移位寄存器的作用和工作原理。
M1 M0 = 01 时，右移功能。 和状态转换真值表，然后由此分析时序逻 按计数进制分有：二进制计数器、十进制计数器和任意进制计数器；
。计数器除了用于计数外，还常用于分频、定 每输入一个移位脉冲，移位寄存器中的数码依次向左移动 1 位。
6.4 寄存器和移位寄存器
主要要求：
理解寄存器和移位寄存器的作用和工作原理。 了解集成移位寄存器的应用。
第1页，共15页。
一、寄存器
RQe0g~isQte3r，是同用时于输存出放的二，进这制种数输码出。方式称
并行输出。
DQ00 Q0 QD11 Q1 QD22 Q2 QD33 Q3
4 位 寄
FF0 1D C1 R
有关。时序逻辑电路的工作状态由触发器存
储和表示。
第9页，共15页。
时序逻辑电路按时钟控制方式不同分为同步时序逻 辑电路和异步时序逻辑电路。前者所有触发器的时 钟输入端 CP 连在一起，在同一个时钟脉冲 CP 作用
数电-时序逻辑电路之寄存器
n1 m
n m
不变
Q Q S1S0=10
n1 m
n 左移移位
m1
Q Q S1S0=01
n1 m
n m 1
右移移位
S1S0=11
Qmn1
DI
并行置数
m
DIm
S0 S1
Dm–1
FFm–1
1D C1
0 3210
1 MUX
MUXm
FFm
Dm 1D
C1
Dm+1
FFm+1
1D C1
CP Qm–1
Qm
Qm+1
Q1
Q2
Q3
在 CP脉冲的作用 1 0 0
0
下 ，DSI端 依次
送入数码1101
11 1
0
02 1
1
13 0
1
41
0
0
0
0
0
0
0
1
0
1
1
右移串行输入为1101时的波形图 移位脉冲CP 1 2 3 4 5 6 7 8
输入信号 DSI
11 0 1
Q0 0 1 1 0 1
Q1 0 0 1 1 0 Q2 0 0 0 1 1
0
S0
t
0 t
CLK1
0
CLK2
t
0 t
t1 t2 t3 t4
t4时刻后输出Y与两组并行输入的二进制 数M、N在数值上的关系是什么?
作业6.5.1 画出Q3~Q0的波形
CLK 0 1 1 1
1 ＆
So CP D0 D1 D2 D3 DSL
0
S1
74HC194
CR 1
DSR
寄存器与计数器最新课件
H
×
× × ×××× L L L L
L
L
×
× ABCDA BCD
L
H
H ××××
加计数
L
H
H
××××
减计数
寄存器与计数器最新课件
49
6.4.2 集成同步非二进制计数器
其产品多以BCD码为主，下面以典型产品 74LS192为例讨论。
寄存器与计数器最新课件
50
寄存器与计数器最新课件
51
74LS192具有以下功能： (1) CLR=1时异步清零，它为高电平有效。 (2) CLR=0（异步清零无效）、LD=0时异步置数。 (3) CLR=0，LD=1（异步置数无效）且减法时钟 CPD=1时，则在加法时钟CPU上升沿作用下，计数 器按照8421BCD码进行递增计数：0000～1001。 (4) CLR=0，LD=1且加法时钟CPU＝1时，则在减 法时钟CPD上升沿作用下，按照8421BCD码进行 递减计数：1001～0000。
6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的
电路称为寄存器 。
1
0
1
0
1
0
1
上述寄存器的寄存时间？
寄存器与计数器最新课件
0
1
集成寄存器74LS175
寄存器与计数器最新课件
2
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
寄存器与计数器最新课件
3
6.1.2 移位寄存器
进制）；
寄存器与计数器最新课件
56
(4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电 平有效。
因此，74LS93实际上是一个二－八－十六进制异步加法 计数器，采用反馈清零法可构成小于十六的任意进制异步加 法计数器。
《移位寄存器》课件
技术挑战与展望
高精度与高稳定性
随着应用需求的不断升级，对移位寄存器的精度和稳定性要求也越来越高。未来的研究将 致力于提高移位寄存器的性能指标，以满足各种高端应用的需求。
低功耗与高能效
在便携式和移动设备中，功耗和能效是至关重要的性能指标。未来的移位寄存器设计将更 加注重节能和能效提升，以延长设备的续航时间和降低运行成本。
硬件描述语言实现
使用Verilog或VHDL等硬件描述语言编写移位寄存器的逻辑 电路，通过仿真和综合工具生成可编程逻辑门阵列（FPGA） 或专用集成电路（ASIC）的配置文件。
集成电路实现
将移位寄存器的逻辑电路直接集成在一片集成电路（IC）中 ，通过外部接口与其它电路或系统连接。
基于软件的实现方式
ASIC实现
将移位寄存器的逻辑电路定制集成到专用集成电路（ASIC）中，通过硬件实现移位寄 存器的功能。ASIC具有高性能和低功耗的特点，但开发周期较长且成本较高。
05 移位寄存器的性能指标与 优化
性能指标
吞吐量
衡量移位寄存器处理数据的能 力，通常以每秒传输的位数（ bps）或每秒传输的帧数（fps
。
02
小型化
随着便携式电子设备的普及，移位寄存器的小型化需求也越来越迫切。
小型化移位寄存器的设计需要综合考虑性能、功耗和集成度等多个因素
。
03
智能化
智能化是当前电子设备的重要发展方向，移位寄存器也不例外。通过集
成智能算法和传感器，移位寄存器可以实现自适应控制和预测性维护等
功能，提高设备的整体性能和可靠性。
集成化与模块化
集成化和模块化是提高移位寄存器可靠性和可维护性的重要手段。未来的移位寄存器将更 加注重模块化和可扩展性设计，以方便设备的组装和维护。同时，集成化设计也有助于减 小设备体积和重量，满足便携式应用的需求。
数字电路与逻辑设计2寄存器移位寄存器
息旳代码。
并行读出脉冲必须在经过5个移存脉冲后出 现，而且和移存脉冲出现旳时间错开。
D5
D4
D3
D2
D1
＆
＆
＆
＆
＆
并行读出指令
串行输 入 1D
11001
CI
1D Q1
CI
1D Q2
CI
1D Q3
CI
1D
Q4
Q5
CI
移存脉冲CP
分析：假设串行输入旳数码为10011（左边先入）
串—并行转换状态表
序号 Q1 Q2 Q3 Q4 Q5
工作过程： ①在开启脉冲和时钟ＣＰ作用下，执行并
行置入功能。片ⅡＱ３＝ＤＩ６。 ②开启脉冲消失，在ＣＰ作用下，因为标志位０
旳存在，使门Ｇ１输出为１，使得ＳＨ／ＬＤ ＝１，执行右移移位寄存功能。 ③后来在移存脉冲作用，并行输入数据由片Ⅱ旳 Ｑ３逐位串行输出，同步又不断地将片Ⅰ旳串 行输入端Ｊ，Ｋ＝１旳数据移位寄存到寄存器。
末级输出反相后，接到串行输入端。
Q3Q2Q1Q0
1
0000
0001
0011
0111
∧
Q0Q 1Q2Q 3
CP D SR
74194
S0
1
S1
0
RD D 0 D 1 D2 D 3 D SL
1000
1100
1110
1111
0010
0101
1011
0110
清零
1001 0100
1010
1101
移位寄存器构成旳移位计数器
异步清零 同步置数
高位向低位移动(左移) 低位向高位移动(右移)
保持
3 、用集成移位寄存器实现任意模值 旳计数分频
并行读出脉冲必须在经过5个移存脉冲后出 现，而且和移存脉冲出现旳时间错开。
D5
D4
D3
D2
D1
＆
＆
＆
＆
＆
并行读出指令
串行输 入 1D
11001
CI
1D Q1
CI
1D Q2
CI
1D Q3
CI
1D
Q4
Q5
CI
移存脉冲CP
分析：假设串行输入旳数码为10011（左边先入）
串—并行转换状态表
序号 Q1 Q2 Q3 Q4 Q5
工作过程： ①在开启脉冲和时钟ＣＰ作用下，执行并
行置入功能。片ⅡＱ３＝ＤＩ６。 ②开启脉冲消失，在ＣＰ作用下，因为标志位０
旳存在，使门Ｇ１输出为１，使得ＳＨ／ＬＤ ＝１，执行右移移位寄存功能。 ③后来在移存脉冲作用，并行输入数据由片Ⅱ旳 Ｑ３逐位串行输出，同步又不断地将片Ⅰ旳串 行输入端Ｊ，Ｋ＝１旳数据移位寄存到寄存器。
末级输出反相后，接到串行输入端。
Q3Q2Q1Q0
1
0000
0001
0011
0111
∧
Q0Q 1Q2Q 3
CP D SR
74194
S0
1
S1
0
RD D 0 D 1 D2 D 3 D SL
1000
1100
1110
1111
0010
0101
1011
0110
清零
1001 0100
1010
1101
移位寄存器构成旳移位计数器
异步清零 同步置数
高位向低位移动(左移) 低位向高位移动(右移)
保持
3 、用集成移位寄存器实现任意模值 旳计数分频
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一 、同步计数器 1.同步二进制计数器 （1）加法计数器： 原理：根据二进制加法运算规则可 知，在多位二进制数末位加1，若第i 位以下皆为1时，则第i 位应翻转。 由此得出规律，若用T 触发器构成 计数器，则第i位触发器输入端Ti 的 逻辑式应为：
CLK
Q2 Q1 Q0
0 1 2 3 4 5 6 7
1
1
EP、ET 相与的结果为 0时，计数器保持
1 0 0 0
1
1
0
EP、ET
1
计数使能控制， 1有效
0 0 1
1
1
1
74161功能表
CLK R D LD EP ET
工作状态 置 0（异步） 预置数（同步） 保持（包括C） 保持（C=0） 计数
X
0 1
X 0 1 1 1
X X 0 X 1
X X 1 0 1
X X
1 1 1
一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成， 可存放一组N位二值代码。 ②要求其中每个触发器可置1，置0。
74LS 75 clk高电平期间 Q随D改变
例：边沿触发结构的74HC175
74HC175 CLK 时，将D0 ~ D3存入， 有异步置0功能。
数据并行输入并行输出
二、移位寄存器（代码在寄存器中左/右移动）
D1
S1
S1 S0 S0
Q2
1 RQ1 SQ Q1* SQ1
通过控制 S1 S0 就可以选择 194 的工作状态
R’D S1 S0 工作状态
0
1 1 1 1
X
0 0 1 1
X
0 1 0 1
置零
保持 右移 左移 并行输入
扩展应用（4位
8位）
6.3.2 计数器
计数器是用来记忆输入脉冲个数的逻辑器件； 可用于定时、分频、产生节拍脉冲和脉冲序列及进 行数字运算等等,是使用最多的时序逻辑电路。 计数器的分类 按工作方式分：同步计数器和异步计数器。 按功能分：加法计数器、减法计数器和可逆计数器。 按数字的编码方式分：二进制计数器、二－十进制 计数器、循环码计数器等。 按计数器的计数容量来分：七进制计数器、十进制 计数器、六十进制计数器等等。
同步时序逻辑电路分析步骤：
内容回顾
1. 写出每个触发器的驱动方程。
2.把驱动方程代入触发器的特性方程中，得到每个触 发器的状态方程。 3. 写出输出方程。 4.写出整个电路的状态转换表、状态转换图和时序图。 5.由状态转换表或状态转换图得出电路的逻辑功能，并 判断电路能否自启动。
6.3.1 寄存器和移位寄存器
(2) 计数器有分 频功能，也把它 叫做分频器。若 CLK脉冲的频率 为 f0 , 则由16进 制计数器的时序 图可知，输出端 Q0、Q1、Q2、Q3 的频率为f0 / 2、 f0 / 4 、 f 0 / 8、 f0 / 16.
器件实例：74161
R' D 异步置0
0
0
LD' 同步预置数
0 1 1
(Q0Q1 )Q2 (Q0Q1 ) Q2 Q0Q1Q2 (Q0Q1Q2 )Q3 (Q0Q1Q2 ) Q3 Q0Q1Q2Q3
c.输出方程：
C Q0Q1Q2Q3
计数 脉冲顺序
电路状态
d. 状态转换表：
* Q0 * Q1 * Q2
Q3 Q2 Q1 Q0
4
5 6 7
1
1 1 1
0
1 0 1 0 1 0 1 0 1 0 1 0
0
0 0 0
(Q0Q1 ) Q2 * (Q0Q1Q2 )Q3 Q3 Q0Q1Q2Q3 (Q Q Q ) Q 0 1 2 3
8
9 10 11
1
1 1 1 1 1 1 1 0
0
0 0 0 1 1 1 1
具有存储 + 移位功能
CLK 到达时，各触发器按前 一级 触发器原来的状态变化
数据依次右移 1位
可实现数据的串行输入串行输出、串行输入并行输出。
用JK触发器构成的移位寄存器
器件实例：74LS 194A，左/右移，并行输入，保 持，异步置零等功能
S 0 Q1 S1 S0 Q0 S1 S0 Q2 S1 S0 D1 SQ1 S1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1
等效 十进制数 0 1 2 3 4 5 6 7
进位输出 C 0 0 0 0
0 1 2 3
Q0 Q0 Q1 Q0 Q1 Q0Q1 (Q0Q1 )Q2 Q0Q1Q2
0
0 1 1
8
9 10 11
0
0 0 0 0 0 0 1 0
C Q0Q1Q2Q3
12
13 14 15
0Leabharlann 0 1 11213 14 15 0
16
0
0
e.状态转换图：
f.时序图：
g.逻辑功能: (1)由于每输入16个CLK 脉冲触发器的状态一循环，并 在输出端C产生一进位信号，故为16进制计数器。若 二进制数码的位数为n，而计数器的循环周期为2n， 这样的计数器又叫二进制计数器。
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Ti Qi 1Qi 2 ...Q0 T0 1
4位同步二进制计数器的逻 辑电路。每个触发器都连 成T 触发器。 a.驱动方程
T0 1 T Q 1 0 T2 Q0Q1 T3 Q0Q1Q2
b. 状态方程： T触发器的特性方程为
驱动方程
Q* TQ T Q
则状态方程为
* Q0 * Q1 * Q2 * Q3
Q0 Q0 Q1 Q0 Q1 Q0Q1
T0 1 T Q 1 0 T2 Q0Q1 T3 Q0Q1Q2