武汉理工大学EDA实验原理图输入法输入的4位全加器和Verilog HDL语言输入的16进制频率计
EDA1_4位加法器原理图设计
4 位加法器原理图设计一、实验目的1、进一步掌握 Quartus Ⅱ原理图输入设计法。
2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。
二、实验原理图1 半加器原理图图2 1位全加器原理图图3 4 位加法器原理图4 位加法器(如图3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图2)，而1位半加器可以由若干门电路组成（如图1）。
三、实验内容本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器。
四、实验步骤1、打开QUARTUS II软件，新建一个工程adder4bit。
2、建完工程之后，再新建一个Block Diagram/Schematic File。
在原理图编辑窗口绘制如图1的半加器原理图。
点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。
3、编译。
如果发现有错，排除错误后再次编译。
直到编译通过就可以进行波形仿真了。
4、时序仿真。
建立波形文件，设置波形参量，再保存(注意: QuartusⅡ在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulationTool，在Simulation input中输入待仿真的波形文件即可，如图4所示) ，最后运行波形仿真。
观察分析波形。
然后将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。
图4 仿真结果5、封装入库。
封将仿真调试好的半加器封装入库。
打开 h_adder.bdf文件，在File->Create/update 如图5所示。
图5 元件封装入库6、全加器原理图设计。
实验一 4位全加器的设计(1)
实验一4位全加器的设计一、实验目的：1 熟悉QuartusⅡ与ModelSim的使用；2 学会使用文本输入方式和原理图输入方式进行工程设计；3 分别使用行为和结构化描述方法进行四位全加器的设计；4 理解RTL视图和Technology Map视图的区别；5 掌握简单的testbench文件的编写。
二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。
三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。
2.设计1位全加器原理图设计的原理图如下所示：VHDL源程序如下（行为描述）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f_add_bev is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : out std_logic;CO : out std_logic);end entity;architecture bev of f_add_bev isbegin(CO,S)<=('0',A)+('0',B)+('0',CIN);end bev;VHDL源程序如下（行为描述）的RTL与technology map视图VHDL源程序如下（数据流描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_fl is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic);end entity;architecture fl of f_add_fl isbeginS<=A XOR B XOR CIN;CO<=((A XOR B)AND CIN)OR(A AND B);end fl;VHDL源程序如下（数据流描述）的RTL与technology map视图：VHDL源程序如下（结构化描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_con isport(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic );end entity;architecture con of f_add_con is COMPONENT hadd_vhdPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC );END COMPONENT;SIGNAL S1:STD_LOGIC;SIGNAL CO1:STD_LOGIC;SIGNAL CO2:STD_LOGIC;beginh_add1 : hadd_vhdport map(a => a,B => B,S => S1,CO => CO1);h_add2 : hadd_vhdport map(a => S1,B => CIN,S => S,CO => CO2);CO<=CO1 OR CO2;end con;VHDL源程序如下（结构化描述）的RTL与technology map视图：Testbench文件源程序如下：LIBRARY cycloneiii ;LIBRARY ieee ;USE cycloneiii.cycloneiii_components.all ;USE ieee.std_logic_1164.all ;ENTITY f_add_fl_tb ISEND ;ARCHITECTURE f_add_fl_tb_arch OF f_add_fl_tb ISSIGNAL A : STD_LOGIC :='0';SIGNAL CO : STD_LOGIC ;SIGNAL CIN : STD_LOGIC :='0'; SIGNAL B : STD_LOGIC :='0'; SIGNAL S : STD_LOGIC ;COMPONENT f_add_flPORT (A : in STD_LOGIC ;CO : buffer STD_LOGIC ;CIN : in STD_LOGIC ;B : in STD_LOGIC ;S : buffer STD_LOGIC );END COMPONENT ;BEGINDUT : f_add_flPORT MAP (A => A ,CO => CO ,CIN => CIN ,B => B ,S => S ) ;A<=NOT A AFTER 0.25US;B<=NOT B AFTER 0.5US;CIN<=NOT CIN AFTER 1US;END ;功能仿真波形如下：时序仿真波形如下：3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器作为电路单元，设计4位全加器。
EDA 四位加法器 实验报告
实验报告课程名称：EDA技术与VHDL实验题目：四位加法器设计班级学号：姓名：成绩：一、实验目的 ..................................................................................... - 1 -二、实验任务 ..................................................................................... - 1 -三、系统总体设计 ............................................................................. - 1 -四、VHDL程序设计......................................................................... - 1 -1. 用原理图输入方式设计半加器 ................................................ - 2 -2. 全加器的设计 ............................................................................ - 4 -3.4位全加器的设计 ....................................................................... - 5 -五、仿真 ............................................................................................... - 5 -六、仿真结果分析 ............................................................................... - 6 -一、实验目的熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握文本和原理图输入方式设计的详细流程。
EDA原理图输入法设计4位全加器
EDA原理图输入法设计4位全加器实验课程名称：EDA实验_实验项目名称用原理图输入法设计4位全加器实验成绩实验者专业班级组别同组者实验日期一、实验目的熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验内容和步骤1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum 和cout。
2：建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。
建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。
三、实验仪器Quartus II软件四、实验原理一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低一位全加器仿真波形如下图所示：3.四位全加器原理图如下所示：四位全加器波形图如下所示：五、实验小结通过此次实验，对Quartus II软件有了更加深入的认识，能较为熟练的使用。
在开始仿真的时候，要先弄清原理，接下来的线路连接就较为简单了。
设计顶层文件也是一个重要的知识点，掌握好之后对后面的设计有很大的帮助。
同时对时序仿真部分也要了解相关的步骤设置才能得到最终的仿真结果。
经过反复的联系，全加器的仿真图能很好的掌握并得出正确的仿真结果，对EDA的相应知识点也能很好的掌握，而且能熟练的使用Quartus II，这些对我都有很重要的意义。
四位全加器实验Verilog
实验四四位全加器一、实验目的l. 用组合电路设计4位全加器。
2.了解Verilog HDL语言的行为描述的优点。
2、实验原理4位全加器工作原理1）全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表中所列。
2）1位全加器一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin；Co=AB+BCin+ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；这两幅图略微有差别，但最后的结果是一样的。
3）4位全加器4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。
3、实验步骤四、实验连线K1-K4:14-11K5-K8:18-15L5-L8:7-10VIJN:83L4:64KHZ:805、心得体会首先，实现这一段全加器代码并不难，但是由于困惑给的三个时钟输入，没有太懂意思，所以只写了全加器控制LED灯的代码；后来问清楚后，运行全加器代码，有错误，原来是建文件时用的是verilog hdl，我建的是其他类型的；后来还有错，原来是把冒号打成分号；编译成功后，LED不亮，后来发现是硬件老化，换了箱子。
这一部分做好后，我准备把控制声音的加上去，本来准备再加一个模块，可是不能有两个顶层块，就对主模块做了补充，用case命令调用不同的状态，因为时间紧迫，所以代码写得比较简单，没有用经典的分频代码。
这里附一小段，是我在研究分频控制时看懂的网上的经典分频代码，适合乐曲自动播放等高级的实现，仅供分享assign preclk=(divider==16383)?1:0;//divider==16383，preclk=1always @(posedge clk) //基频上升沿触发beginif(preclk) //preclk=1divider=origin;elsedivider=divider+1;endalways @(posedge preclk) //调整占空比beginspeaker=~speaker; //2 分频产生方波信号end这部分实现了分频功能，其中origin+divider=16384=2^14，这个数根据自己的需要而定。
Verilog HDL《数字加法器》报告
实验三数字加法器的设计一、实验目的1. 掌握数字加法器的工作原理和逻辑功能。
2. 熟悉ISE集成开发环境。
3. 熟悉ISE中进行开发设计的流程。
二、实验环境1. 装有ModelSim和ISE的计算机。
2. Sword实验系统。
三、实验任务1. 用VerilogHDL语言设计实现4位串行数字加法器和4位并行加法器，在ModelSim上仿真实现。
2. 生成FPGA设计文件，下载到Sword实验系统上验证电路功能。
四、实验原理与实验步骤1. 实验原理数字加法器是一种较为常用的逻辑运算器件，被广泛用于计算机、通信和多媒体数字集成电路中。
广义的加法器包括加法器和减法器，在实际系统中加法器输入通常采用补码形式。
此次实验仅考虑加法运算，分别完成4位的串行进位加法器设计和4位的并行进位加法器设计。
(1) 1 bit全加器最简单的一位全加器的结构，设定两个二进制数字Ai ，Bi和一个进位输入C i 相加，产生一个和输出Si，以及一个进位输出Ci＋1。
Si＝ Ai⊕Bi⊕CiCi＋1＝ AiBi＋BiCi＋CiAi＝ AiBi＋﹙Ai⊕Bi﹚Ci(2) 4位串行进位加法器n位串行进位全加器原理示意图(3) 4位并行进位加法器超前进位加法器是一种高速加法器，每级进位由附加的组合电路产生，高位的运算不需等待低位运算完成，因此可以提高运算速度。
各级进位信号表达式的推导过程Ci＋1 ＝ AiBi＋(Ai⊕Bi)Ci设： Gi = AiBiPi= Ai⊕Bi则有： Si ＝ Pi⊕CiCi＋1＝ Gi＋PiCi4位并行进位的逻辑表达式为: CC 1＝ G＋PCC 2＝ G1＋P1C1= G1+ P1(G+PC)＝ G1+ GP1+PP1CC 3＝ G2＋P2C2= G2+ P2(G1+GP1+PP1C)＝ G2+ G1P2+GP1P2+PP1P2CC 4＝ G3＋P3C3=G3+ P3(G2+…+PP1P2C)＝ G3+G2P3+G1P2P3+GP1P2P3+PP1P2P3C2. 实验步骤（1）用连续赋值语句实现4位串行进位的全加器，并完成modelsim下的功能仿真。
EDA技术实验报告(1)
实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
EDA 4位加法器
2012—2013学年第1学期实验报告课程名称：EDA技术实用教程第 1 页一、实验目的：1．掌握8位全加器的设计方法2．掌握原理图输入法二、实验内容：设计并实现一个4位全加器三、实验原理：四、实验连线：9个输入管脚－9个拨码开关5个输出管脚－5个发光二级管五、实验步骤：1.创建工程（1）打开QuartusII并新建工程管理窗口，名称为new3;（2）选择目标芯片（ACEX1K:EP1K100QC208-3）；（3）设置其它选项，完成后结束。
2.电路的编译和适配（1）新建一个VHDL File，输入半加器源程序，确认无误后，点击Start Compilation按钮进行全程编译，保存为new1；（2）新建一个VHDL File文件，输入全加器源程序，确认无误后在new1上选择File→Creat/Update→Create Symbol Files for Current File，进行全程编译并添加图标，保存为new2。
（3）新建一个Block Diagram/Schematic File图表，双击空白处，将Project菜单下的new2选中导入电路图，再在电路图上右键选择Generate Pins for symbol ports生成管脚使电路完整；（4）复制上图电路为四组，将每组的count与下一组的c1连接，生成完整电路，并保存为new3.pdf文件；3.仿真和分析：（1）新建一个Vector waveform File保存为new3.vwf文件；（2）选择Edit→Insert→Insert Node or Bus，将工程的端口信号节点导入波形编辑器中。
将a1、a2、a3、a4通过CTRL复选后点击右键选择grouping→group进行编组命名为1组，b1、b2、b3、b4命名为2组。
然后进行编译输入波形，设置总线数格式和参数；（3）启动仿真器，直至等待仿真结束并显示成功，将各组数据调整为8进制，仿真完成并观察仿真结果。
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学生实验报告书
实验类别EDA实验
学院信息工程学院
专业通信工程
班级信息SY1001班
姓名龙涛
指导教师聂明新
2012 年12 月30 日实验课程名称：EDA技术与应用
图2 1位全加器电路图
d:\adder中，取名为h_adder.bdf。
4）建立原理图文件为顶层设计工程。
然后将此文件h_adder.bdf设定为工程。
5）绘制半加器原理图。
将元件放入原理图编辑窗口，按图1接好电路。
6）仿真测试半加器。
全程编译后，打开波形编辑器。
选择File→new命令，在New 窗口中选择Vector Waveform File选项。
设置仿真时间区域，编辑输入波形，
仿真器参数设置，启动仿真器，观察仿真结果。
3、将设计项目（一位半加器）设置成可调用的元件
为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成课调用的底层元件。
在半加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。
图3 半加器示意图
4、设计全加器顶层文件
为了建立全加器顶层文件，必须打开一个原理图编辑窗口，方法同前。
1)选择菜单File→new→Block Diagram/Schematic File，将其设置成新的工程，
命名为f_adder.bdf。
2)在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件
h_adder和若干元器件，按图2连接好一位全加器电路图。
3)仿真测试全加器。
全程编译后，打开波形编辑器。
选择File→new命令，在New
窗口中选择Vector Waveform File选项。
设置仿真时间区域，编辑输入波形，
仿真器参数设置，启动仿真器，观察仿真结果。
5、将设计项目（一位全加器）设置成可调用的元件
为了构成4位全加器的顶层设计，必须将以上设计的全加器f_adder.bdf设置成课调用的底层元件。
在全加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便
在高层次设计中调用。
图4 一位全加器示意图
6、四位全加器设计
为了建立4位全加器顶层文件，必须再打开一个原理图编辑窗口，方法同前。
1)选择菜单File→new→Block Diagram/Schematic File，将其设置成新的工程，
命名为adder4b.bdf。
2)在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件
f_adder和若干元器件，连接好4位全加器电路图。
3）仿真测试全加器。
全程编译后，打开波形编辑器。
选择File→new命令，在New
窗口中选择Vector Waveform File选项。
设置仿真时间区域，编辑输入波形, 仿
真器参数设置，启动仿真器，观察仿真结果。
六、实验结果与分析
1.半加器仿真波形
图5 半加器仿真波形
由仿真波形分析可得，当a,b输入全0时，co=0,so=0;当a=0,b=1时，co=0,so=1;当
a=1,b=0时，co=0,s0=1;当a,b全1时，co=1,so=0。
仿真结果与半加器真值表表1相同，半加器设计成功。
2.一位全加器的仿真波形图
图6 一位全加器的RTL图
图7 一位全加器的仿真波形图
由仿真波形分析可得，当ain,bin,cin为全0时，cout=0，sum=0;当ain=0,bin=0,cin=1时，cout=0；sum=1; 当ain=0,bin=1,cin=0时，cout=0；sum=1; 当ain=0,bin=1,cin=1时，cout=1；sum=0; 当ain=1,bin=0,cin=0时，cout=0；sum=1; 当ain=1,bin=0,cin=1时，cout=1；sum=0; 当ain=1,bin=1,cin=0时，cout=1；sum=0; 当ain,bin,cin为全1时，cout=1，sum=1。
由此可得仿真波形与实际一位全加器输出一致。
3.四位全加器仿真波形
图8四位全加器RTL
图9 四位全加器仿真波形
由仿真波形分析可得，当A0，A1,A2，A3，B0，B1，B2，B3，C0为全0时，COUT=0，D0=0，D1=0，D2=0，D3=0;当A0=0，A1=0，A2=0，A3=0，B0=0，B1=0，B2=0，B3=0，C0=1时，COUT=0，D0=1，D1=0，D2=0，D3=0; 当A0=0，A1=0，A2=0，A3=0，B0=0，B1=1，B2=0，B3=0，C0=1时，COUT=0，D0=0，D1=1，D2=0，D3=0; 当A0=0，A1=0，A2=0，A3=0，B0=1，B1=0，B2=1，B3=0，C0=1时，COUT=0，D0=0，D1=1，D2=1，D3=0;其他输入分析同理，只分析前4组。
可得，仿真波形结果与实际四位全加器输出结果相同。
附录
四位全加器原理图：
实验课程名称：EDA技术与应用
图1 测频控制电路的RTL图
图2测频控制电路元件图
②32位锁存器程序如下：
module locker(LOCK,DIN,QOUT);
input LOCK; //锁存脉冲，下降沿有效。
input[31:0] DIN; //锁存值输入。
output[31:0] QOUT; //锁存值。
reg[31:0] QOUT;
always @(negedge LOCK)
begin
if(!LOCK)
QOUT =DIN;
else
QOUT = QOUT;
end
endmodule
图3 32位锁存器的RTL图
图4 32位锁存器元器件图
③计数器程序如下：
module counter(CLR,F_IN,q,ENABL);
input CLR,F_IN, ENABL;
output [31:0]q;
reg [31:0]q;
always @(posedge F_IN )
begin
if(!CLR) q[31:0]=0;
else if(ENABL)
begin
if(q[31:0]==32'Hffffffff) q[31:0]=0;
else q[31:0]=q[31:0]+1;
end
else
q=0;
end
endmodule
图5 32位计数器的元器件图
4频率计顶层文件设计
频率计顶层设计用原理图的输入方式，前面已经创建了div,counter,locker三个底层文件，调用它们创建频率计顶层文件的原理图。
图6 8位十六进制频率计RTL图
六．实验结果及分析
1.测频控制电路仿真波形：
图7测控控制电路时序仿真图
由仿真波形分可得，当系统时钟CLK设定为2ms，经过1000分频后便可以产生周期为2s的闸门信号CNT_EN，锁存信号LOAD，清零信号CLR。
仿真波形输出与实际要求相符合。
2 .32位锁存器仿真波形：
图8 32位锁存器的时序仿真图
由仿真波形分析可得，采用周期为2s的LOCK信号的下降沿对计数模块的计数
结果进行锁存，在仿真中LOCK信号第一个高电平期间，DIN=277FEDD4,在LOCK
信号下降沿到来时，QOUT输出为277FEDD4，可见DIN信号锁存到了QOUT端。
LOCK信号的第二个高电平期间分析同理。
可见，在锁存模块中，采用DIN信号的
下降沿对计数模块的计数结果进行锁存，锁存时间由LOCK的周期确定，在仿真中
将输入值DIN设定为随机值，LOCK设定为周期为2s的方波，QOUT为锁存结果
输出端，输出端结果在LOCK下降沿到来时刻改变，其余时刻保持为锁存状态满足
实际要求。
3.计数器仿真波形：
图9 32位计数器的时序仿真图
由仿真波形分析可得，F_IN输入周期为40ms的方波，当CLR信号和ENABL信号都为持续时间为1s的高电平期间，计数器开始计数，q的输出为十进制的25。
可见，1s/40ms=25,符合实际要求。
4频率计顶层文件仿真波形：
图10 8位十六进制频率计时序仿真波形
由仿真波形分析可得，当CLK输入周期为2ms的方波，F_IN输入周期为40ms的方波时，QOUT输出为25，这与前面设计计数器时所得到的值一致，并通过锁存器带有锁存功能，直接显示25，这与实际要求相符合。