8位全加器实验报告

实验1 原理图输入设计8位全加器

一、实验目的：

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。

二、原理说明：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。

三、实验内容：

1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。

2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

四、实验环境：

计算机、QuartusII软件。

五、实验流程：

实验流程：

↓

↓

六、实验步骤：

1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图：

图1.2 半加器原理图（2）综合报告：

图1.3 综合报告:

（3）功能仿真波形图4：

图1.4 功能仿真波形图

时序仿真波形图：

图1.5 时序仿真波形图

仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。

（4）时序仿真的延时情况：

图1.6 时序仿真的延时情况

（5）封装元件：

图1.7 元件封装图

2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。（1）全加器原理图如图：

图2.1 全加器原理图

（2）综合报告：

图2.2 综合报告

（3）功能仿真波形图：

图2.3功能仿真波形图

时序仿真波形图：

图2.4时序仿真波形图

仿真结果分析：cin为来自低位的进位，sum=a or b or cin,即：当a,b,cin中有一位为高电平‘1’或者三位同时高电平为‘1’，则sum=1，否则sum=0；当a,b,cin有两位或者三位同为高电平‘1’时，产生进位信号cout=‘1’。

（4）时序仿真的延时情况：

图2.5 时序仿真的延时情况

（5）封装元件：

图2.6 元件封装图

3. 利用全加器构成8位全加器，并完成编译、综合、适配、仿真。

(1)8位全加器原理图：

图3.1 8位全加器原理图（2）综合报告：

图3.2 综合报告

（3）功能仿真波形图：

图3.3功能仿真波形图

时序仿真波形图：

图3.4时序仿真波形图

仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。

（图中用十进制数表示）

（4）时序仿真的延时情况：

图3.5（1）时序仿真的延时情况

图3.5（2）时序仿真的延时情况