基于FPGA的数字钟的设计
基于FPGA的数字时钟课程设计
西安郵電學院基于FPGA的数字时钟成员：技术规范一、功能定义1、分频：在电子钟的设计中，涉及到的频率有三个：（1）：1Hz的秒计时频率，用来进行秒计时；（2）：4Hz的按键防抖频率；（3）：1000Hz的循环扫描频率；因此在分频模块应实现将芯片中的高频率时钟分频得到上面的三个所需频2、控制：进行正常计时，时间调整，时间复位模式的选择：（1）时间初始复位；（2）选择秒时间调整的模式；（3）选择分时间调整的模式；3、计时：进行调整时间，正常计时；（1）正常计时；（2）调整秒计时；（3）调整分计时；4、选择输出：进行时间高低位的变换及循环扫描输出：（1）进行时间高低位的变换；设计思路：一、总体设计思路图：二、功能引脚定义1、总体引脚（1）K[1]：输入，控制是否进入调整模式，调时模式或调分模式。
（2）K[2]：输入，根据K1的选择进行加1调时。
（3）CLK：输入，1赫兹，控制秒钟的频率。
（4）CLK1K：输入，1K赫兹，控制时间的连续扫描输出。
（5）[7:0]LED：输出，七段显示译码管的输入。
（6）[5:0]SEG：输出，控制六个数码管的是否接通。
(7) SC：输入，时间复位。
2、（1）控制模块：输出控制信号和时分秒计时。
控制信号控制时分秒是否正常计时。
K[1]:输入，控制是否进入调整模式，调时模式或调分模式。
K[2]：输入，根据K1的选择进行加1调时。
SC:输入，时间复位。
[5:0]SEC:复位秒计时。
[5:0]MIN:复位、调时分计时。
[5:0]HOUR:复位、调时时计时。
KEN:控制是否进行正常及时、进入调时复位状态。
（2）计时模块秒计时：输出正常的秒计时或复位计时。
分计时：输出正常的分计时或复位计时或调时计时。
时计时：输出正常的时计时或复位计时或调时计时。
（3）时间扫描模块：利用高频率的时钟不断地循环扫描是分秒计时，以便循环译码；输出控制信号，控制数码管是否有效；此模块同时进行时间的高地位的计算与输出。
基于FPGA的数字钟设计
EDA设计实验 基于FPGA的数字计时器的设计中文摘要FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
FPGA以设计灵活、速度快、功耗低，在集成电路中得到广泛应用。
本设计选用ALTERA公司的EP1C12Q240C8芯片，利用VHDL语言采用自顶向下的方法在Quartus Ⅱ环境下完成了数字钟的设计，最后在实验箱上进行测试。
该数字钟包含的功能有计时、显示星期、校时校分、清零、整点报时、音乐闹铃。
关键词：FPGA，SmartSOPC，Quartus Ⅱ，VHDL，多功能数字钟AbstractFPGA (Field-Programmable Gate Array) is the further development of PAL, GAL, CPLD and other programmable devices based on the product. FPGA has been widely used in integrated circuits for its flexible designing, fast speed and low power consumption.The design uses the silicon chip EP1C12Q240C8 produced by the company of ALTERA. And with the help of VHDL, the design of a digital clock is completed using the top-down approach under Quartus Ⅱ, finally carried out in the SmartSOPC. Functions of the digital clock are: timer, showing day, setting time, resetting, Chime on every hour, and alarm with music.Key words: FPGA, SmartSOPC, Quartus Ⅱ, VHDL, Multiple-used digital clock[注]：完整电路及程序见相应的设计文件中，本文只给出部分电路及程序。
基于FPGA的多功能数字钟设计报告
***大学电工电子实验报告EDA技术基础设计报告多功能数字钟设计电子信息科学与技术年 月 日多功能数字钟设计一．任务解析用Verilog硬件描述语言设计数字钟，实现：1、具有时、分、秒计数显示功能，以二十四小时循环计时。
2、具有调节小时，分钟的功能。
3、具有整点报时同时LED灯花样显示的功能。
4、【发挥】三键（模式选择，加，减）调整，数码管闪烁指示功能。
5、【发挥】增加闹钟任意设定功能，时间精确到分。
二．方案论证第2页，共19页三．重难点解析1、模式选择键的设计//模式选择键。
有5个模式，m0为正常走钟；m1为调分；m2为调时；m3为闹钟调分；m4为闹钟调时。
module mode_key(key,clr,m);input key,clr;output [2:0]m;reg [2:0]m;always @(posedge key or negedge clr) beginif(!clr) m=0;else if(m==4) m=0;else m=m+1;endendmodule2、数字钟秒钟计数设计module cnt60_sec(clk,clr,q,c);input clk,clr;output [6:0]q;output c;reg [6:0]q;reg c;always @(posedge clk or negedge clr) beginif(!clr) begin q=0;c=0;endelse if(q[3:0]==9) begin q[3:0]=0;if(q[6:4]==5) begin q[6:4]=0; c=1;endelse q[6:4]=q[6:4]+1;end第3页，共19页else begin q[3:0]=q[3:0]+1;q[6:4]=q[6:4];c=0;endendendmodule、秒钟计数模块就是一个60的计数器，计数到59的时候清零，进位加1。
调时不需要控制秒钟，所以没有加模式选择按键。
基于FPGA的数字钟设计
数字钟的设计一、 设计要求设计一个数字钟，要求用数码管分别显示时、分、秒的计数，同时可以进行时间设置，并且要求在整点的时候能够实现报时功能。
二、 设计原理计数器在正常工作下是对1Hz的频率计数，在调整时间状态下是对调整的时间模块进行计数；控制按键来选择是正常计数还是调整时间，并决定是调整时还是分；时间显示的LED数码管采用动态扫描实现；在整点到达时，还具有整点报时功能。
三、 电路符号数字钟电路符号如下图所示。
CLK2为分频之前的信号，CLR为清零端，CCK 为校时允许端。
MC为分信号调整端，HC为时信号调整端。
HH[3..0]为时高位，HL[3..0]为时低位，MH[3..0]为分高位，ML[3..0]为分低位，SH[3..0]为秒高位，SL[3..0]为秒低位。
DOUT[6..0]是数码管驱动，SEG[5..0]是位选择信号，RING是整点报时信号。
四、 设计方法本设计的电子时钟包括：分频模块、计时模块、校时模块、动态扫描译码显示模块和整点报时模块。
下面通过各个模块的设计来了解电子时钟的构成：一、 分频模块程序附录：module clk2clk1s(clk,clk1s); input clk;output clk1s;reg clk1s;reg [3:0] cnt;always@(posedge clk)if(cnt==4'b1111)beginclk1s<=~clk1s;cnt<=0;endelsecnt<=cnt+1; endmodule波形仿真：二、 计时模块六十进制计数器六十进制计数器程序附录：六十进制计数器模块：module m60(clk,clr,qh,ql,cao);input clk,clr;output cao;output[3:0] qh,ql;reg [3:0] qh,ql;reg cao;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;cao<=0;endelse if(ql==9)beginql<=0;if(qh==5)beginqh<=0;cao<=1;endelse qh=qh+1;endelsebeginql<=ql+1;cao<=0;endendendmodule二十四进制计数器模块：module m24(clk,clr,qh,ql);input clk,clr;output[3:0] qh,ql;reg [3:0] qh,ql;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;endelse if(qh==2)beginql<=ql+1;if(ql==3)beginqh<=0;ql<=0;endendelse if(ql==9)beginqh<=qh+1;ql<=0;endelseql<=ql+1; end endmodule波形仿真：清零清零正常计时三、 校时模块四、 动态译码显示模块CCK 为0不支持校时，有进位信号时产生分（时）脉冲程序附录：1、位扫描信号（HH,HL,MH,ML,SH,SL逐位扫描，并输出）module sel(clk,hh,hl,mh,ml,sh,sl,out);input clk;input [3:0] hh,hl,mh,ml,sh,sl;output [3:0] out;reg [3:0] out;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:out<=sl;4'd1:out<=sh;4'd2:out<=ml;4'd3:out<=mh;4'd4:out<=hl;4'd5:out<=hh;endendmodule仿真图：2、段扫描信号（选择数码管点亮哪一位）module seg(clk,seg);input clk;output [5:0] seg;reg [5:0] seg;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:seg<=6'b111110;4'd1:seg<=6'b111101;4'd2:seg<=6'b111011;4'd3:seg<=6'b110111;4'd4:seg<=6'b101111;4'd5:seg<=6'b011111;default:seg<=6'b111111;endcaseend3、4—7译码module decode4_7(decodeout,indec); output[6:0] decodeout;input[3:0] indec;reg[6:0] decodeout;always @(indec)begincase(indec)4'd0:decodeout=7'b1111110;4'd1:decodeout=7'b0110000;4'd2:decodeout=7'b1101101;4'd3:decodeout=7'b1111001;4'd4:decodeout=7'b0110011;4'd5:decodeout=7'b1011011;4'd6:decodeout=7'b1011111;4'd7:decodeout=7'b1110000;4'd8:decodeout=7'b1111111;4'd9:decodeout=7'b1111011;default: decodeout=7'b0000000;endcaseendendmodule五、 整点报时模块六、 数字钟仿真图数字钟的设计注：动态扫描的时钟频率尽量要快。
基于FPGA数字时钟
基于FPGA的数字时钟设计一、课程设计目的1、进一步熟悉QuartusⅡ的软件使用方法；2、熟悉可编程逻辑器件的开发流程及硬件测试方法；3、熟悉基于FPGA的综合数字系统设计方法；二、设计任务设计一台可以显示时、分、秒的数字钟。
如图1所示为基于FPGA的数字钟设计的系统框图。
图1 数字钟系统三、设计要求1、能直接显示小时、分、秒，其中小时为以二十四为计数周期；2、能够显示日期（即年、月、日），且要求在显示时钟的数码管上显示日期，即时钟数码管与日期数码管复用；3、年、月、日要严格按照实际日期，例如1月31天，4月30天，2月闰年29天等；4、当数字钟发生走时错误时，要求电路有校时功能，可以对时、分单独校正，且校正时间时系统时钟不工作；5、当日期发生错误时，要求有校正日期功能，可以对年、月、日单独校正，且矫正日期时时钟系统仍然工作；6、具有闹钟功能，即输入想要定时的时间，当时钟到达该时间时报警，系统可由灯亮代表报警信号。
四、设计内容1、时间计数模块本次是将秒分时各个模块分开进行设计，用秒的进位作为分模块的脉冲，用分的进位作为是模块的脉冲。
秒进位的仿真波形程序：秒的程序module miao(clk,gdata,ddata,en,cl,clr);input clk;input en;input clr;output [3:0] ddata;output [3:0] gdata;output cl;reg [7:0] q;reg cl;assign ddata=q%10;assign gdata=q/10;always @(negedge clk or posedge clr)beginif(clr==1)q=0;elsebeginif(en==1)beginif(q<59)beginq=q+1;cl=0;endelsebeginq=0;cl=1;endendendendendmodule分模块和时模块的程序一秒程序类似，只是进位计数不一样。
基于FPGA的数字钟课程设计
集成电路设计课程设计报告专业班级学号姓名基于FPGA的数字钟课程设计1.任务和设计要求设计具有时、分、秒计数显示，以24小时循环计时的时钟电路，带有清零和校准功能；2.设计原理采用硬件描述语言Verilog 进行编程，实现20MHZ晶振到1HZ的分频；采用verilog 语言实现数字表功能实现的各个模块；通过各个模块的代码生成相应的模块原理图；再将各个模块生成的原理图进行叠加组成一个数字表系统；3.系统设计设计的数字表有6个输入，16个输出；6个输入中，有一个是时钟信号，开发板上的28号引脚输入的50MHZ的时钟信号；一个清零端，当数字表正常显示时，按下清零端可以实现数字钟整体电路图：4.各个模块设计基于EP1C6Q240C8的数字钟设计，有6个模块组成：Fdiv 分频模块Control 模式选择模块Tune 校正模块Zoushi 时间正常运行模块Saomiao 数码管动态扫描模块；Decoder BCD译码模块；Fdiv 模块：功能：实现20MHZ的时钟信号分成10KHZ的信号和1HZ的信号；输入：clk 为20MHZ的时钟信号；输出：f10000HZ 为10KH的时钟信号；F1HZ 为1HZ的时钟信号；Fdiv 模块代码：module fdiv(clk,f10000Hz,f1Hz);output f10000Hz,f1Hz;input clk;reg f10000Hz,f1Hz;integer CNT1=0,CNT2=0;always@(posedge clk)beginif(CNT1<1999)beginCNT1=CNT1+1;f10000Hz<=1'b0;endelsebeginCNT1=0;f10000Hz<=1'b1;endendalways@(posedge f10000Hz)beginif(CNT2<9999)beginCNT2=CNT2+1;f1Hz<=1'b0;endelsebeginCNT2=0;f1Hz<=1'b1;endendendmodulefdiv 模块波形仿真：由于实际的分频波形仿真中，由于要将20MHZ的分成1HZ的，需要将信号缩小20 000 000倍，因此，此处采用将20HZ的先分成10HZ，然后再将10HZ的分成1HZ的时钟信号；在仿真中这样整，在实际演示中再改下代码，实现真正的20MHZ到1HZ的分频；它们只是一个倍数关系而已；Control 模块：功能：实现电子表的正常显示及时间校正模式的转换；输入：key 模式修改键，每来一个高电平，mode加一次。
基于FPGA的数字时钟设计
基于FPGA的数字时钟设计一、实验设计目的：1、进一步熟悉QuartusⅡ的软件使用方法；2、熟悉可编程逻辑器件的开发流程及硬件测试方法；3、熟悉基于FPGA的综合数字系统设计方法；二、设计任务及要求：设计一台可以显示时、分、秒的数字钟。
如图：图1 数字钟系统要求：1、能直接显示小时、分、秒，其中小时为以二十四为计数周期；2、当电路发生走时错误时，要求电路有校时功能，可以对时、分单独校正；3、具有闹钟功能，即输入想要定时的时间，当时钟到达该时间时报警，系统可由灯亮代表报警信号。
4、能显示年月日，使其具有日历功能，并能完成对三种日期状态的校正。
三、设计思路：在24进制程序的基础上设计时钟功能，并加入校正模块以实现对时钟的校正。
在实现时钟功能后添加闹钟模块，并用高位信号表示报时信号。
根据时钟设计方法设计日历功能，同样也加入校正模块。
并且根据日期的进位特点（3月31日，4月30日）完善对日历功能的设计。
四、设计原理：1、根据24进制与60进制的进位信号，完成分钟位，小时位的显示，使其构成基本时钟功能。
2、根据24小时的进位信号count,进行年月日功能的实现。
设置K2与K1为日历与时钟的切换键。
3、在时钟电平作用下，设计两个高低电位JZ1与JZ2电平与K2与K1信号同时控制小时位、分钟的校正。
4、用时钟电平clk2作为闹钟的进位信号，设置K2与K1为闹钟和时钟的切换键。
设置MZ1与MZ2控制闹钟的分钟位与小时位，进行闹钟的设定。
5、在K2、K1与使能信号控制下，设置JZ1与JZ2进行对日历的日与月的校正；JZ1与JZ2进行对年份的个位与十位的校正。
6、最终用K1、K2的四种模式控制显示闹钟、时钟与日历的切换显示模块。
五、设计过程：当时间为23：59：59则进位端count为1，此时判别月份与日期，进行相应的日进位与月进位。
模块2：校准与闹钟设置该程序段为分与时校正，当K1=K2=0时，JZ1为1时，进行分校准；JZ2为1时，进行时校准。
基于FPGA的数字时钟设计
FPGA大作业报告定时闹钟（已在DE2板上测试）分析与设计分析题目要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用，大致应该实现计时功能、设置并显示新的闹钟时间、设置新的计时器时间、闹钟功能这四个基础功能。
我们的思路是先设计一个基础计时器开始，再添加各种需要的功能。
即为下图所示：而设计一个基础计时器，则可以考虑用很基础的三个模块完成：分频模块、计时模块、显示模块。
计时模块也是核心的一个部分，我们所需要添加的各种功能模块也可以完全融合在该模块中，当然也可以独立出来。
由题目要求，该系统需要一个系统50MHz时钟，当然也应该给定一个系统复位（或者是模块复位，这里选用仅在时钟模块复位）。
另外需要3个按键，分别是设置按键“set”、设置系统时间按键“tim”、设置闹钟时间按键“alarm”，以及四组时间输入。
我们将四个数码管显示分为shi1、shi0、fen1、fen0，每一个由4位拨动开关控制设定时间，因为每一个最大值最多为“9”（1001），所以用4位足够。
因为要驱动7位数码管，所以输出量的位宽设为7位[6:0]。
最终选定由三个部分组成所有功能。
下图为系统的整个内部关联：设计分频模块功能：将系统时钟50MHz分频为低频秒计数时钟（1Hz）和显示刷新时钟（1KHz）。
端口定义：input clk;output clk1hz , clk1khz ;代码：module fp1hz(clk,clk1hz,clk1khz);input clk; //50MHzoutput clk1hz,clk1khz; //1Hz、1KHzreg[24:0] cnt1;reg clk1hz;always@(posedge clk) //分频1Hzbeginif(cnt1==25'd2*******)begincnt1<=0;clk1hz<=~clk1hz;endelsecnt1<=cnt1+1'b1;endreg[14:0] cnt2;reg clk1khz;always@(posedge clk) //分频1KHzbeginif(cnt2==15'd24999)begincnt2<=0;clk1khz<=~clk1khz;endelsecnt2<=cnt2+1'b1;endendmodule时钟处理模块功能：在秒时钟下计数，实现基本计时器功能，并且添加设置系统时间和闹钟时间以及闹铃功能（用LED取代）。
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数字钟的设计学生姓名：XXX学生学号：20XX院（系）：电气信息工程学院年级专业：20XX级电子信息工程班小组：XXXX指导教师：XXXX二零XX年X月XX日摘要本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以24小时循环计数；具有校对功能。
本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零、启停功能。
关键词数字钟,硬件描述语言,VHDL,FPGAAbstractThe design for a multi-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function.The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock.The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , start and stop the digital clock.Keywords digital clock,hardware description language,VHDL,FPGA目录摘要 (I)ABSTRACT (II)1 题目的意义和设计的要求 (1)1.1题目的意义 (1)1.2设计的要求 (1)2 设计的基本原理 (2)3 设计方案 (4)3.1设计思路 (4)3.2各模块的模块图和功能 (4)3.2.1 分频器模块 (4)3.2.2 六进制计数器模块 (6)3.2.3 十进制计数器模块 (7)3.2.4 二十四进制计数器模块 (8)3.2.5 译码器模块 (10)3.2.6 顶层文件模块 (11)4 各模块的仿真 (14)4.1分频器模块仿真图 (14)4.2六进制计数器模块仿真图 (14)4.3十进制计数器模块仿真图 (14)4.4二十四进制计数器模块仿真图 (14)4.5译码器模块仿真图 (15)4.6顶层文件模块仿真图 (15)5 结论 (16)参考文献 (17)1 题目的意义和设计的要求1.1 题目的意义现在是一个知识爆炸的新时代。
新产品、新技术层出不穷，电子技术的发展更是日新月异。
可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。
在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。
因此我们需要一个定时系统来提醒这些忙碌的人。
数字化的钟表给人们带来了极大的方便。
近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。
多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。
1.2 设计的要求本设计主要研究基于FPGA的数字钟，要求时间以24小时为一个周期,显示时、分、秒。
采用1HZ的基准信号产生1S的基准时间，秒的个位加到10就向秒的十位进一，秒的十位加到6就向分的个位进一，分的个位加到10就向分的十位进一，分的十位加到6就向时进一。
该时钟具有清零功能，可以对时、分及秒进行清零，为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。
该系统是基于FPGA的设计，采用VHDL进行系统功能描述，采用自顶向下的设计方法，用QUARTUSⅡ软件进行仿真测试。
2 设计的基本原理振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。
秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻0”规律计数。
计满后各计数器清零，重新计数。
一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是TOP DOWN（自顶向下）的设计方法。
目前这种高层次的设计方法已被广泛采用。
高层次设计只是定义系统的行为特征，可以不涉及实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻而易举。
CPLD/FPGA系统设计的工作流程如图1所示。
图1CPLD/FPGA系统设计流程流程说明：1.工程按照“自顶向下”的设计方法进行系统划分。
2.输入VHDL代码，这是设计中最为普遍的输入方式。
此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有直观、容易理解的优点。
3.将以上的设计输入编译成标准的VHDL文件。
4.进行代码级的功能仿真，主要是检验系统功能设计的正确性。
这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。
一般情况下，这一仿真步骤可略去。
5.利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。
综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。
6.利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。
一般的设计，也可略去这一步骤。
7.利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。
8.在适配完成后，产生多项设计结果：（a）适配报告，包括芯片内部资源利用情况，设计的布尔方程描述情况等；（b）适配后的仿真模型；（c）器件编程文件。
根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。
如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。
最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。
3 设计方案3.1 设计思路采用分模块设计的方法，再用一个顶层文件将各模块联系起来如图2所示。
图2 时钟模块图将晶振通过分频器分频后产生1HZ（1S）的基本频率，然后通过十进制计数器计数，此时计秒的个位，满十后向秒的十位进一，秒十位采用六进制计数器，计满后向分的个位进一，分个位采用十进制计数器，计满后向分十位进一，分十位采用六进制计数器，计满后向时进一，时采用二十四进制计数器，计满后清零，最后将秒的个、十位，分的个、十位，时的个、十位，用译码器译为数码管显示的七段译码数。
3.2 各模块的模块图和功能3.2.1 分频器模块晶体振荡器是构成数字式时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。
石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中的R 、C 元件的数值无关。
因此，这种振荡电路输出的是准确度极高的信号。
然后再利用分频电路，将其输出信号转变为秒信号，其组成框图如图3。
本系统使用的晶体振荡器电路给数字钟提供一个频率稳定准确的12MHz 的方波信号，其输出至分频电路。
分频电路的逻辑框图如图4所示。
图4 分频电路模块分频器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DIV ISPORT(CLK,RESET: IN STD_LOGIC;F: OUT STD_LOGIC);END DIV;ARCHITECTURE ART OF DIV ISSIGNAL Q: INTEGER RANGE 0 TO 10;BEGINPROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1') THENIF(RESET='0') THEN Q<=0;秒信号ELSIF Q<=4 THEN F<='1';Q<=Q+1;ELSIF Q=9 THEN F<='0';Q<=0;ELSE F<='0';Q<=Q+1;END IF;END IF;END PROCESS;END ART;3.2.2 六进制计数器模块对秒和分的十位进行计数，计数满六便变为0，产生进位。
六进制计数器的逻辑框图如图5所示：图5 六进制计数器模块六进制计数器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER6 ISPORT ( CLK : IN STD_LOGIC;RESET : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);C :OUT STD_LOGIC);END COUNTER6;ARCHITECTURE BEHA VIORAL OF COUNTER6 ISSIGNAL COUNT : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINDOUT <= COUNT;PROCESS(CLK,RESET,DIN)BEGINIF RESET= '0' THENCOUNT <= DIN;C<='0';ELSIF RISING_EDGE(CLK) THENIF COUNT="101" THENCOUNT<="000";C<='1';ELSECOUNT<=COUNT+1;C<='0';END IF;END IF;END PROCESS;END BEHA VIORAL;3.2.3 十进制计数器模块对秒和分的个位进行计数，计满10便变为0，并产生进位。