版图设计中的设计规则
第三讲 版图设计规则
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版图验证
版图检查和验证主要包括对版图进行几何设计规 则检查DRC （Design Rule Check）、电学规 则检查ERC（Electrical Rule Check）、版图与 原理图一致性检查LVS（Layout Versus Schematic）
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②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
24
硅栅CMOS 版图和工艺的关系
1. 阱——做N阱和P阱封闭图形处，窗口注入形成P管和N管 的衬底
2. 有源区——做晶体管的区域（G、D、S、B区)，封闭图形 处是氮化硅掩蔽层，该处不会长场氧化层
3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶 硅
4. 有源区注入——P+、N+区（select)。做源漏及阱或衬底 连接区的注入
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
22
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻
率。若多晶硅位于p+区域，在进行p+掺杂时多 晶硅已存在，同时对其也进行了掺杂——导致 杂质补偿，使多晶硅。
版图设计规则
版图几何设计规则
版图几何设计规则可看作是对光刻掩 模版制备要求. 一般来讲,设计规则反映了性能和成 品率之间可能的最好的折衷.规则越保 守,能工作的电路就越多(即成品率越 高);然而,规则越富有进取性,则电路 性能改进的可能性也越大,这种改进可 能是以牺牲成品率为代价的.
版图几何设计规则
(1)微米规则 (2)λ规则
版图几何设计规则
大部分设计规则都可以归纳入以下描 述的四种规则之一. (1)最小宽度 (2)最小间距 (3)最小包围 (4)最小延伸
版图几何设计规则
设计规则(硅栅)举例:
0.6um 2p2m CMOS
0.6um 2p2m
版图几何设计规则-N阱
定义了P沟道器件的N阱尺寸,N型杂志注入该 区域形成N-well. N-well宽度 3.0 不同电势的N-well之间的距离-4.8 N-well中用于接触的N+与阱边沿的距离-0.4 N-well距阱外的N+的距离-4.0 N-well距阱外的P+的距离-0.4 N-well距阱内的P+的距离-1.8 距划线槽的距离8.0
版图几何设计规则-接触孔
0.6
0.6
0.4
0.6
0.7
0.4
0.6
0.4
版图几何设计规则
编号 1 2 描述 金属宽度 金属间距 尺寸 0.9 0.8 防止铝条接触 保证良好导电性
版图几何设计规则-金属1
metal1宽度:0.9 Metal1之间的距离:0.8 Metal1距接触孔的距离:0.3
版图几何设计规则-多晶硅
PMOS
NMOS
0.6
0.6
0.6
0.75
0.5
eetop_layout design rule
版图几何设计规则
版图几何设计规则
版图几何设计规则可看作是对光刻掩 模版制备要求。 一般来讲，设计规则反映了性能和成 品率之间可能的最好的折衷。规则越保 守，能工作的电路就越多(即成品率越 高)；然而，规则越富有进取性，则电路 性能改进的可能性也越大，这种改进可 能是以牺牲成品率为代价的。
版图几何设计规则
（1）微米规则 （2）λ规则
版图几何设计规则
大部分设计规则都可以归纳入以下描 述的四种规则之一。 （1）最小宽度 （2）最小间距 （3）最小包围 （4）最小延伸
版图几何设计规则
设计规则（硅栅）举例：
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几何设计规则
版图几
版图设计规则操作说明
版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。
版图设计规则分析
举例：工艺结构 ?TSMC 0.35umCMOS 工艺定义的全部工艺层
举例：工艺结构
?0.18um 工艺结构
MIM:metal-insulator-metal
HDP:high-density plasma
厚的顶层金属：信号线，减少了寄 生电容和电阻干扰
? Feature size L=0.18um
? 版图的设计有特定的规则，规则是集成 电路制造厂家根据自已的工艺特点而制定 的。因此，不同的工艺就有不同的设计规 则。设计者只有得到了厂家提供的规则以 后，才能开始设计。
设计规则(design rule)
? 两种规则： (a) 以λ (lamda) 为单位的设计规则— 相对单位 (b) 以μ m（micron) 为单位的设计规则— 绝对单位 如果一种工艺的特征尺寸为 S μ m,则λ =S/2 μ m， 选用λ 为单位的设计规则主要与 MOS工艺的成比例 缩小有关。
版图设计规则
版图概述
? 定义：版图 (Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。
? 集成电路制造厂家根据这些数据来制造掩膜。 ? 掩膜上的图形决定着芯片上器件或连接物理层
的尺寸。因此 版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关 。
顶点 octagon
图形
Layer Processing（层处理命令）
?Selection Command（s 选择命令）
gate = geomAnd(poly diff) sd = geomAndNot(diff poly)
Layer Processing（层处理命令）
?Selection Command（s 选择命令）
版图设计中的设计规则
保证器件尺寸，减少窄沟道效 应
2.2
P+、N+有源区间距
3.5
减少寄生效应
《集成电路设计基础》
16
版图几何设计规则
P+、N+有源区设计规则示意图
《集成电路设计基础》
17
版图几何设计规则
Poly相关的设计规则列表
编 号 描 述 尺 寸 目的与作用 3.1 多晶硅最小宽度 3.0 保证多晶硅线的必要电导
标示图
Locos
N+或P+有源区层
Poly
多晶硅层
Contact
接触孔层
Metal
金属层
Pad
焊盘钝化层 《集成电路设计基础》 13
版图几何设计规则
NWELL层相关的设计规则
编 号 描 述 尺 寸 目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰
《集成电路设计基础》 11
版图几何设计规则
层次 人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
下面以某种N阱的硅栅工艺为例分 别介绍层次的概念。
《集成电路设计基础》 12
版图几何设计规则
• NWELL硅栅的层次标示
层次表示
NWELL
含义
N阱层
《集成电路设计基础》
22
版图几何设计规则
Metal设计规则示意图
《集成电路设计基础》
23
版图几何设计规则
Pad相关的设计规则列表
编 号 描 述 尺 寸 目的与作用 6.1 最小焊盘大小 90 封装、邦定需要
eetop[1].cn_【版图设计的一般规则】
![eetop[1].cn_【版图设计的一般规则】](https://img.taocdn.com/s3/m/bb5233a1284ac850ad024290.png)
【版图设计的一般规则】版图设计总的原则是既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率．版图面积(包括压焊点在内)尽可能小而接近方形，以减少每个电路实际占有面积；生产实践表明，当芯片面积降低10%，则每个大圆片上的管芯成品率可以提高15％~25%。
下面讨论版图设计时所应遵循的一般原则。
①隔离区的数目尽可能少pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。
集电极电位相同的晶体管，可以放在同一隔离区。
二极管按晶体管原则处理。
全部电阻可以放在同一隔离区内，但隔离区不宜太大，否则会造成漏电大，耐压低。
为了走线方便，电阻也可以分别放在几个隔离区内。
各压焊块(地压焊块除外)都故在隔离区内，以防止压焊时压穿SiO2，造成与衬底短路，管芯外围也要进行大面积隔离扩散，以减少输入端箝位二极管的串联电阻。
②注意防止各种寄生效应隔离槽要接电路最负电位，电阻岛的外延层接最高电位。
这是保证pn隔离效果的必要条件，使pn隔离区结始终处于反偏置状态。
输入与输出端应尽可能远离，以防止发生不应有的影响。
电阻等发热元件要故在芯片中央。
使芯片温度分布均匀。
设计铝条时，希望铝条尽量短而宽。
铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。
铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。
必须采用“磷桥”穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。
一般不允许“磷桥”加在地线上。
但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。
在LSI中，当一层布线无法保证实现元件之间的必要联接时，普遍使用多层布线，如图所示。
铝条压焊点电极要有合理分布，应符合引出脚排列。
④保证元件的对称性参数要求相互一致的元件，应放在邻近的区域。
几何结构尽可能对称，不能只考虑走线方便而破坏对称性。
电路版图设计和规则
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽Minimum Width最小间距Minimum Spacing最小延伸Minimum Extension最小包围Minimum Enclosure最小覆盖Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
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《集成电路设计基础》
6
版图几何设计规则
• 有几种方法可以用来描述设计规则。 其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
《集成电路设计基础》
7
设计规则或规整格式设计规则
70年代末，Meed和Conway倡导以无量纲的“” 为单位表示所有的几何尺寸限制，把大多数尺寸（覆 盖，出头等等）约定为的倍数。通常取栅长度L的 一半，又称等比例设计规则。由于其规则简单，主要 适合于芯片设计新手使用，或不要求芯片面积最小， 电路特性最佳的应用场合。在这类规则中，把绝大多 数尺寸规定为某一特征尺寸“”的某个倍数。与工 艺线所具有的工艺分辨率有关，线宽偏离理想特征尺 寸的上限以及掩膜版之间的最大套准偏差。
2.0x2.0
4.2
接触孔间距
2.0
4.3
多晶硅覆盖孔
1.0
4.4
有源区覆盖孔
1.5
4.5
有源区孔到栅距离
1.5
4.6
多晶硅孔到有源区距
1.5
离
4.7
金属覆盖孔
1.0
目的与作用 保证与铝布线的良好接触
保证良好接触 防止漏电和短路 防止PN结漏电和短路 防止源、漏区与栅短路 防止源、漏区与栅短路 保证接触，防止断条
1.3
4.2 4.4
3.1 4.5 3.4 4.7
2.1 1.1
《集成电路设计基础》
VDD
5.1 28
电学设计规则
• 电学设计规则给出的是将具体的 工艺参数及其结果抽象出的电学 参数，是电路与系统设计、模拟 的依据。
《集成电路设计基础》
29
电学设计规则描述
《集成电路设计基础》
30
电学设计规则描述
39
版图设计及版图验证
• 版图布局布线 布局就是将组成集成电路的各部分
合理地布置在芯片上。布线就是按电 路图给出的连接关系，在版图上布置 元器件之间、各部分之间的连接。
《集成电路设计基础》
40
单元和单元库的建立
在版图设计阶段，无论是全 定制还是半定制版图设计一定 都会用到单元或单元库。
《集成电路设计基础》
1.3
N阱内N阱覆盖P+
2.0
保证N阱四周的场注N区环的尺寸
1.4
N阱外N阱到N+距离
8.0
减少闩锁效应
《集成电路设计基础》
14
版图几何设计规则
N阱设计规则示意图
《集成电路设计基础》
15
版图几何设计规则
P+、N+有源区相关的设计规则列表
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
优点：版图设计独立于工艺和实际尺寸。
《集成电路设计基础》
91Biblioteka 设计规则或规整格式设计规则70年代末，Meed和Conway倡导以无量纲的“” 为单位表示所有的几何尺寸限制，把大多数尺寸（覆 盖，出头等等）约定为的倍数。通常取栅长度L的 一半，又称等比例设计规则。由于其规则简单，主要 适合于芯片设计新手使用，或不要求芯片面积最小， 电路特性最佳的应用场合。在这类规则中，把绝大多 数尺寸规定为某一特征尺寸“”的某个倍数。与工 艺线所具有的工艺分辨率有关，线宽偏离理想特征尺 寸的上限以及掩膜版之间的最大套准偏差。
关于＜出错输出＞语句，可以在其中列出出错单 元的名称(Cell Name)及层次(layName)，并写成：＜ OUTPUT CellName layName＞。
《集成电路设计基础》
48
版图验证
例: （1）EXT[T] POLYCON DIFF LT 0.7 OUTPUT E105 44 这一句意味着当多晶硅与扩散区包含时，在沿宽度
方向的边缘内外间距小于0.7μm时出错，其中[T]更 强调了在间距等于0时也出错。“出错输出”在指定 44层上给出单元E105一个错误标志。
（2）WIDTH CON LT 0.6 OUTPUT E53A 44
这一句意味着接触孔宽度0.6μm小于出错，“出错输 出”在指定44层上给出单元E53A一个错误标志。
优点：版图设计独立于工艺和实际尺寸。
《集成电路设计基础》
11
版图几何设计规则
层次
人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
下面以某种N阱的硅栅工艺为例分 别介绍层次的概念。
《集成电路设计基础》
12
版图几何设计规则
• NWELL硅栅的层次标示
所有器件。包括晶体管、接触、引脚；器件 可以通用，也可自定义（详细内容及操作方 法详见相关软件使用说明）。
《集成电路设计基础》
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版图验证
设计规则的验证（DRC）
设计规则的验证（DRC）由下述命令格式书写 成检查文件：
＜出错条件＞ ＜出错输出＞
在运行过程中，如果所画版图出现符合＜出错条 件＞的情形，则执行＜出错输出＞。则此出错条件是 由设计人员按照设计规则编写的。在DRC执行过程中， 计算机会自动对照查验图形和出错条件。
《集成电路设计基础》
4
版图几何设计规则
• 从设计的观点出发，设计规则可以 分为三部分：
（1）决定几何特征和图形的几何规 定。这些规定保证各个图形彼此之
间具有正确的关系。
《集成电路设计基础》
5
版图几何设计规则
（2）确定掩模制备和芯片制造中都 需要的一组基本图形部件的强制性
要求。 （3）定义设计人员设计时所用的电 参数的范围。
《集成电路设计基础》
23
版图几何设计规则
Pad相关的设计规则列表
编号 6.1
描述 最小焊盘大小
尺寸 90
目的与作用 封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
保证良好接触
6.4
焊盘外到有源区最小距
25.0
离
提高可靠性需要
《集成电路设计基础》
24
版图几何设计规则
（2）禁止在一条铝走线的长信号线 下平行走过另一条用多晶硅或 扩散区走线的长信号线。
《集成电路设计基础》
35
布线规则
（3）压点离开芯片内部图形的距离 不应少于20μm，以避免芯片 键合时，因应力而造成电路损 坏。
（4）布线层选择。
《集成电路设计基础》
36
布线规则
《集成电路设计基础》
37
版图设计及版图验证
《集成电路设计基础》
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版图验证
ERC检查的主要错误有如下几种： (1) 节点开路。 (2) 短路。 (3) 接触孔浮孔。 (4) 特定区域未接触。 (5) 不合理的元器件节点数（或扇出数）
无论建立标准单元库还是布局布线阶段， 都要用到Technology File。可以存在系统 中的隐含文件或任一指定文件中。根据 需要此文件也可重新命名或进行编辑。
《集成电路设计基础》
46
Technology File
Technology File包含定义设计所需的全部 物理信息，包括：
各层颜色、线型、显示或绘图设备； 单层和双层性质； 视图（VIEW）及其性质； 物理设计规则；
《集成电路设计基础》
2
版图几何设计规则
版图几何设计规则可看作是对光刻掩模版 制备要求。 光刻掩模版是用来制造集成电路的。这些 规则在生产阶段中为电路的设计师和工艺 工程师提供了一种必要的信息联系。
《集成电路设计基础》
3
设计规则与性能和成品率之间的关系
一般来讲，设计规则反映了性能和成品 率之间可能的最好的折衷。 规则越保守，能工作的电路就越多(即成 品率越高)。 规则越富有进取性，则电路性能改进的 可能性也越大，这种改进可能是以牺牲 成品率为代价的。
《集成电路设计基础》
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版图验证
版图的电学验证（ERC）
除违反设计规则而造成的图形尺寸错误外， 常还会发生电学错误，如电源、地、某些输 入或输出端的连接错误。这就需要用ERC检 验步骤来加以防范。
为了进行ERC的验证，首先应在版图中将 各有关电学节点做出定义。如将电源、接地 点、输入端、输出端分别给出“节点名”。
《集成电路设计基础》
31
电学设计规则
与上述的几何设计规则一样，对于不同 的工艺线和工艺流程，数据的多少将有 所不同，对于不同的要求，数据的多少 也会有所差别。
《集成电路设计基础》
32
电学设计规则
• 如果用手工设计集成电路或单元（如标准 单元库设计），几何设计规则是图形编 辑的依据，电学设计规则是分析计算的 依据。
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全定制设计方法
所谓全定制设计方法就是利用 人机交互图形系统，由版图设计 人员从每个半导体器件的图形、 尺寸开始设计，直至整个版图的 布局布线。
《集成电路设计基础》
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半定制设计方法
而在标准单元设计方法中，基本的电 路单元(如非门、与非门、或非门、全加器、 D触发器)的版图是预先设计好的，放在 CAD工具的版图库中。这部分版图不必由 设计者自行设计，所以叫半定制。所以在 半定制设计中常用到标准单元法。
《集成电路设计基础》
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版图几何设计规则
contact设计规则示意图
《集成电路设计基础》
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版图几何设计规则
Metal相关的设计规则列表
编号 5.1
描述
尺寸
金属宽度
2.5
目的与作用 保证铝线的良好电导
5.2
金属间距
2.0
防止铝条联条
《集成电路设计基础》