第二章-版图设计规则
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第三讲 版图设计规则
5. 接触孔——多晶硅，注入区和金属线1接触端子。 6. 金属线1——做金属连线，封闭图形处保留铝 7. 通孔——两层金属连线之间连接的端子 8. 金属线2——做金属连线，封闭图形处保留铝
25
版图验证
版图检查和验证主要包括对版图进行几何设计规 则检查DRC （Design Rule Check）、电学规 则检查ERC（Electrical Rule Check）、版图与 原理图一致性检查LVS（Layout Versus Schematic）
17
②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
24
硅栅CMOS 版图和工艺的关系
1. 阱——做N阱和P阱封闭图形处，窗口注入形成P管和N管 的衬底
2. 有源区——做晶体管的区域（G、D、S、B区)，封闭图形 处是氮化硅掩蔽层，该处不会长场氧化层
3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶 硅
4. 有源区注入——P+、N+区（select)。做源漏及阱或衬底 连接区的注入
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
22
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻
率。若多晶硅位于p+区域，在进行p+掺杂时多 晶硅已存在，同时对其也进行了掺杂——导致 杂质补偿，使多晶硅。
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版图验证
版图检查和验证主要包括对版图进行几何设计规 则检查DRC （Design Rule Check）、电学规 则检查ERC（Electrical Rule Check）、版图与 原理图一致性检查LVS（Layout Versus Schematic）
17
②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
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硅栅CMOS 版图和工艺的关系
1. 阱——做N阱和P阱封闭图形处，窗口注入形成P管和N管 的衬底
2. 有源区——做晶体管的区域（G、D、S、B区)，封闭图形 处是氮化硅掩蔽层，该处不会长场氧化层
3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶 硅
4. 有源区注入——P+、N+区（select)。做源漏及阱或衬底 连接区的注入
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
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（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻
率。若多晶硅位于p+区域，在进行p+掺杂时多 晶硅已存在，同时对其也进行了掺杂——导致 杂质补偿，使多晶硅。
版图设计规则
精选ppt
12
设Байду номын сангаас规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
精选ppt
13
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
精选ppt
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选ppt
15
设计规则举例
精选ppt
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩精选展ppt
26
Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
精选ppt
27
Layer Processing（层处理命令）
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
精选ppt
6
设计规则(design rule)
版图设计规则操作说明
版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。
版图设计规则及验证汇总
SiO2
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
版图设计规则分析
举例：工艺结构 ?TSMC 0.35umCMOS 工艺定义的全部工艺层
举例：工艺结构
?0.18um 工艺结构
MIM:metal-insulator-metal
HDP:high-density plasma
厚的顶层金属：信号线，减少了寄 生电容和电阻干扰
? Feature size L=0.18um
? 版图的设计有特定的规则，规则是集成 电路制造厂家根据自已的工艺特点而制定 的。因此，不同的工艺就有不同的设计规 则。设计者只有得到了厂家提供的规则以 后，才能开始设计。
设计规则(design rule)
? 两种规则： (a) 以λ (lamda) 为单位的设计规则— 相对单位 (b) 以μ m（micron) 为单位的设计规则— 绝对单位 如果一种工艺的特征尺寸为 S μ m,则λ =S/2 μ m， 选用λ 为单位的设计规则主要与 MOS工艺的成比例 缩小有关。
版图设计规则
版图概述
? 定义：版图 (Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。
? 集成电路制造厂家根据这些数据来制造掩膜。 ? 掩膜上的图形决定着芯片上器件或连接物理层
的尺寸。因此 版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关 。
顶点 octagon
图形
Layer Processing（层处理命令）
?Selection Command（s 选择命令）
gate = geomAnd(poly diff) sd = geomAndNot(diff poly)
Layer Processing（层处理命令）
?Selection Command（s 选择命令）
版图设计中的设计规则
保证器件尺寸，减少窄沟道效 应
2.2
P+、N+有源区间距
3.5
减少寄生效应
《集成电路设计基础》
16
版图几何设计规则
P+、N+有源区设计规则示意图
《集成电路设计基础》
17
版图几何设计规则
Poly相关的设计规则列表
编 号 描 述 尺 寸 目的与作用 3.1 多晶硅最小宽度 3.0 保证多晶硅线的必要电导
标示图
Locos
N+或P+有源区层
Poly
多晶硅层
Contact
接触孔层
Metal
金属层
Pad
焊盘钝化层 《集成电路设计基础》 13
版图几何设计规则
NWELL层相关的设计规则
编 号 描 述 尺 寸 目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰
《集成电路设计基础》 11
版图几何设计规则
层次 人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
下面以某种N阱的硅栅工艺为例分 别介绍层次的概念。
《集成电路设计基础》 12
版图几何设计规则
• NWELL硅栅的层次标示
层次表示
NWELL
含义
N阱层
《集成电路设计基础》
22
版图几何设计规则
Metal设计规则示意图
《集成电路设计基础》
23
版图几何设计规则
Pad相关的设计规则列表
编 号 描 述 尺 寸 目的与作用 6.1 最小焊盘大小 90 封装、邦定需要
版图设计
为了减小寄生效应，设计者也必须考虑对 电路结构进行局部甚至全部的修改。
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少？
设计规则的运用
• TASK3：设计一个简单开关电容电路 （练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？
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P衬底
SiO2
P衬底
SiO2
P衬底
光刻胶
去光刻胶 光刻胶
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
版图层次定义
NWell
扩散到一定时间后，N阱的深度达到工艺期望 值。需要注意的是：施主杂质不仅会沿垂直硅片的 方向扩散（纵向扩散）；还会在硅片中间向四周扩 散（横向扩散）。
（记住这一特性，这和以后的N阱设计规则有密切关系）
华侨大学厦门专用集成电路系统重点实验室
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版图层次定义
Nwell Active Poly P+ implant N+ impant Omicontact Metal
NWell
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本章主要内容
Layout
版图层次定义 版图设计规则
简单反相器版图
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版图层次定义
Layout 1. 有源区 2.N阱 3. 场注入 4. 正常Vth沟道注入 5. 低Vth NMOS沟道注入 6. 低VthPMOS沟道注入 7. 耗尽型NMOS沟道注入 8. 耗尽型PMOS沟道注入
版图层次定义
Nwell
•N•N阱阱
有源区
• 有源区（薄氧区）
多晶硅1
•多晶硅1（Poly1）.
多晶硅2
• 多晶硅2（Poly2）
多晶硅2阻挡层 • 多晶硅2掺杂阻挡层
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版图层次定义
NWell
如果制造集成电路的硅片掺杂了磷等施主杂质，则
IC工艺和版图设计
第二章 版图设计规则
Email： 华侨大学信息学院电子工程系厦门专用集成电路系统重点实验室
参考文献
1 . Alan Hastings著 . 张为 译 . 模拟电路版 图的艺术.第二版 . 电子工业出版社 . CH2-3 2 . R.Jacobs Baker著 . 陈中建 译 . CMOS电路 设计布局与仿真 . 第一版. 机械工业出版社. CH2-4 3 . Michael Quirk 著 . 韩郑生 译 . 半导体制 造技术 . 第一版 . 电子工业出版社 . CH4、CH9 4 . CSMC 0.5um DPTM Mixed Signal Technology Technology Topological Design Rule
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版图层次定义
NWell
N阱作用： 1.N阱最主要的作用在于制造PMOS。 2.N阱掺杂浓度较低，电阻率较高，可以用于制造 电阻，称为阱电阻。
3.N阱可以和衬底构成二极管，也可以用于制造寄 生PNP管（纵向PNP）。
Active NWell ----------------LVN LVP VDN
VDP
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TO TB PT BC
PS ND PD
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版图层次定义
Layout
9.纵向NPN 基区注入
P-base
BA
10.多晶硅
Poly1
GT
11.N型源/漏
N+
SN
12.P型源/漏
P+
SP
13.ROM
ROM
RO
14.Poly2阻挡层 15.Poly2 16.接触孔
High Res
IM
Poly2
PC
W1 Contact
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版图层次定义
该类型的硅片称为n型硅； 如果掺杂了硼等受主杂质，则该类型的硅片称为p
型硅。
在制作CMOS集成电路时，N沟MOSFET（简称 NMOS）直接制作在p衬底上；
P沟MOSFET（简称PMOS）需要制作在N阱上。
栅
栅
源
漏
n
n
nmos
p衬底
源
漏
p
p
n阱
p衬底 pmos
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Layout
17. 金属1
Metal1
A1
18.M1和M2接触孔
VIA1
W1
19. 金属2
ቤተ መጻሕፍቲ ባይዱ
Metal2
A2
20. M2和M3接触孔
VIA2
W3
21. 金属3 22. 焊盘PAD
Metal3
A3
PAD
CP
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现代工艺出于牺牲PMOS性能来优化NMOS 性能，所以大多数工艺都是N阱工艺。
现代工艺中也有同时使用N阱和P阱的工艺， 称为双阱工艺。
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版图层次定义
N阱 P衬底
NWell
N阱和P衬底构成寄生二极管，在CMOS电路中衬 底通常接最低电平，确保二极管处于反偏。理想情况 下，从衬底流出的电流为0.
（注：具体如何制造电阻、二极管、双极管将在后面专门的章节进行介绍。）
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版图层次定义
NWell
硅片涂胶后，通过N阱掩膜板，将硅片放在光线下， 并进一步通过显影去掉被光照的光刻胶。
极紫外线
SiO2
不透光区 未曝光区
透光区 掩膜版 曝光区
P衬底
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版图层次定义
NWell
接着将硅片暴露在施主原子下，施主杂质会被光刻 胶阻挡住，同时也能通过光刻胶上的开孔扩散到开孔区 域的硅片中。
刻蚀
掩膜版
不透光区 透光区
SiO2
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版图层次定义
NWell
实际上制造集成电路前，有些CMOS工艺需要 先在硅片上生长一层外延层，以减少闩锁效应的影 响（该效应将在以后详细介绍）。
习惯上我们把外延层和原来的衬底都称作衬底。
使用p衬底n阱的工艺称为N阱工艺。使用n衬底p阱 的工艺称P阱工艺。