版图设计规则
ch1-3版图设计规则
ch1-3版图设计规则主讲：赵琳娜加工过程中的非理想因素–制版光刻的分辨率问题–多层版的套准问题–表面不平整问题–流水中的扩散和刻蚀问题–梯度效应解决办法–厂家提供的设计规则(topologicaldeignrule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循；设计规则制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计者的设计准则(‘rule’forperformance)，用以提高电路的某些性能，如匹配，抗干扰，速度等；什么是版图设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
常用的有两种方法可以用来描述设计规则：微米(micron)规则：以微米为分辨单位；λ(lambda)规则：以特征尺寸为基准。
通常以特征尺寸的一半为单位。
如：特征尺寸L为1um时，λ为0.5um。
设计规则具体内容主要包括各层的最小宽度、层与层之间的最小间距和最小交叠等。
版图设计规则-设计规则CSMC0.5umDoublePolyTripleMetalMi某edSignalTechnologyTopologicalDeignRuleProceinformationProceName:6S05DPTM(T)—SD某某某某(haveP-plugphotolayer)6S05DPTM(T)—AD某某某某(nothaveP-plugphotolayer) Technology:0.5umNumberofPolyLayer:2NumberofMetalLayer:3 ProceDecription:Generic0.5umSiGateCMOSTwinWellDoublePolyTripleMetalMi某edSignalProcePolyGateType:PolycideGate(Poly1)VoltageType:3~5V2Poly1eeN+P+fbbgcgdab34金属层1ac注意：1.M1的电流密度1.5mA/um2.M2/M3的电流密度0.8mA/um3.金属覆盖率在30%~50%4.最小孤立金属面积1.1um某1.1um5接触问题这里的接触是指版图中图层与图层的联接。
版图设计规则
版图几何设计规则
版图几何设计规则可看作是对光刻掩 模版制备要求. 一般来讲,设计规则反映了性能和成 品率之间可能的最好的折衷.规则越保 守,能工作的电路就越多(即成品率越 高);然而,规则越富有进取性,则电路 性能改进的可能性也越大,这种改进可 能是以牺牲成品率为代价的.
版图几何设计规则
(1)微米规则 (2)λ规则
版图几何设计规则
大部分设计规则都可以归纳入以下描 述的四种规则之一. (1)最小宽度 (2)最小间距 (3)最小包围 (4)最小延伸
版图几何设计规则
设计规则(硅栅)举例:
0.6um 2p2m CMOS
0.6um 2p2m
版图几何设计规则-N阱
定义了P沟道器件的N阱尺寸,N型杂志注入该 区域形成N-well. N-well宽度 3.0 不同电势的N-well之间的距离-4.8 N-well中用于接触的N+与阱边沿的距离-0.4 N-well距阱外的N+的距离-4.0 N-well距阱外的P+的距离-0.4 N-well距阱内的P+的距离-1.8 距划线槽的距离8.0
版图几何设计规则-接触孔
0.6
0.6
0.4
0.6
0.7
0.4
0.6
0.4
版图几何设计规则
编号 1 2 描述 金属宽度 金属间距 尺寸 0.9 0.8 防止铝条接触 保证良好导电性
版图几何设计规则-金属1
metal1宽度:0.9 Metal1之间的距离:0.8 Metal1距接触孔的距离:0.3
版图几何设计规则-多晶硅
PMOS
NMOS
0.6
0.6
0.6
0.75
0.5
版图设计规则及验证汇总
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
版图规则
3、衬底可靠电位的连接
（1）尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近越好，因为这种距离的大小衬底电位偏差影响非常大。
（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。
解决方案：
（1）
插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
（2）把低层金属导线连接到扩散区来避免损害。
3、芯片金属线存在寄生电阻和寄生电容效应
寄生电阻会使电压产生漂移，导致额外的噪声的产生寄生电容耦合会使信号之间互相干扰
1、衬底噪声产生原因
源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。
2、解决方法：
（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来
（2）把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的跳动一致，也可以消除衬底噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：采用差分结构把crosstalk 化为公模扰动。
对敏感信号进行保护：把敏感信号屏蔽起来将敏感电路部分与易产生噪声的地方间距增大。
4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二电路设计中对版图有特殊要求的地方
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。
版图设计
2．λ准则：用单一参数λ表示版图规则， 所有的几何尺寸都与λ成线性比例。
2. 设计规则
设计规则分类
最小宽度
最小间距 拓扑设计规则（绝对值）
最短露头
离周边最短距离
λ设计规则（相对值）
最小宽度w=mλ 最小间距s=nλ 最短露头t=lλ 离周边最短距离d=hλ
2. 设计规则 违背设计规则带来的误差（3）
符合设计规则
不符合设计规则 有源区接触不良
2. 设计规则 违背设计规则带来的误差（4）
接触孔下不得有多晶或有源区边缘
3. 基本工艺层版图
N阱
3. 基本工艺层版图
有源区
用于制作nFET和pFET 有源区（Active） 被场氧（FOX）所隔开
3. 基本工艺层版图
尺寸确定：确定晶体管尺寸（W、L）、互连尺 寸（连线宽度）以及晶体管与互连之间的相对 尺寸等
1. 版图设计入门 版图设计的目标
设计目标：
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、
改善可靠性
1. 版图设计入门 EDA工具的作用
有源区上多晶硅层（晶体管的栅极）的宽度通常取最 小宽度。
2. 设计规则
CMOS反相器版图设计
确定晶体管最小尺寸的设计规则
2. 设计规则
CMOS反相器版图设计
P型MOS管必须放在n阱区。
PMOS的有源区、n阱和n＋区的最小重叠区决定 n阱的最小尺寸。
n＋有源区同n阱间的最小间距决定了nMOS管和 pMOS管间的距离。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少？
设计规则的运用
• TASK3：设计一个简单开关电容电路 （练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？
第二讲集成电路版图设计规则
（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐 清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成 品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性 能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。
上华0.6um DPDM CMOS工艺拓扑 设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号 尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号 尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号 尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内 间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号 尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线 高阻层定义电阻长度 Poly2定义电阻宽度d/f c符 尺寸 号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号 尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号 尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅 间距8.f 0.75 N+(P+)注入区与N+(P+)栅 间距8.H 0 注入区对有源区最小覆盖 （定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散 区、多晶1、多晶2 的所有连接！符号 尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号 尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号 尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之 间的连接孔符号 尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小 间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地 线、总线、时钟线 及各种低阻连接符号 尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号 尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性 问题。
集成电路的版图设计
27
2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中，基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然，在这种方法所规定的规则 中，对于一个设计级别，就要有一整套数字， 因而显得烦琐。但由于各尺寸可相对独立地选 择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
15
p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此， 铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠， 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝 条本身也要引入串连电阻，因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交，在不可避免的交叉线时，可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距，也可从电阻上穿过，但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式，因为扩散条不仅带来附加 电阻和寄生电容，同时还占据一定面积。 46
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gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。
DRC规则文件
版图概述
设计者只能根据厂家提供的设计规则进行 版图设计。严格遵守设计规则可以极大地 避免由于短路、断路造成的电路失效和容 差以及寄生效应引起的性能劣化。 版图在设计的过程中要进行定期的检查， 避免错误的积累而导致难以修改。
举例：工艺结构
以TSMC（台积电）的0.35μm CMOS工艺为例
定义： drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) ；。 TO = geomOr( "TO" ) ；有源区, GT = geomOr( "GT" ) ；多晶硅 W1 = geomOr( "W1" ) ；接触孔 A1 = geomOr( "A1" ) ；铝线
Layer Processing（层处理命令）
•Logical Commands（逻辑命令） 原始层 poly
diff
Layer Processing（层处理命令）
•Relational Commands （关系命令）
Layer Processing（层处理命令）
•Relational Commands （关系命令）
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
设计规则举例
Metal相关的设计规则列表
描 述 尺 寸 2.5 2.0 目的与作用 保证铝线的良好 电导 防止铝条联条
编 号 5a 5b
金属宽度 金属间距
设计规则举例
tf文件(Technology File)和display.drf文件
•Selection Commands（选择命令）
gate = geomAnd(poly diff)
sd = geomAndNot(diff poly)
Layer Processing（层处理命令）
•Selection Commands（选择命令）
电阻
相邻的
邻近的
Layer Processing（层处理命令）
图片有错 颠倒一下 内切
外切
Layer Processing（层处理命令）
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩展
Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
Layer Processing（层处理命令）
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低 于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
TSMC的0.35μm沟道尺寸和对应的电源电压、 电路布局图中金属布线层及其性能参数
举例： 工艺结构 •TSMC 0.35umCMOS工艺定义的全部工艺层
MIM:metal-insulator-metal
举例：工艺.18um VDD 1.8V/2.5V Deep NWELL to reduce substrate noise MIM capacitor(1fF/um^2) 6 Metal 1 Poly Polycideresistor(7.5 Ohm/sq) NAPT/PAPT N/P Channel Anti － High=N/P implant resistor(59 Punchthrough Ohm/sq, 133 Ohm/sq) M1-M5 (78 mOhm/sq) Thick(NMOS/PMOS 防止穿通注入） top-metal (18 mOhm/sq) VTN/VPN = N/P Channel Threshold Voltage Adjust （NMOS阈值电压调 节注入）
•Selection Commands（选择命令）
Layer Processing（层处理命令）
•Storage Commands（存储命令）
新的层
间距
DRC (Design Rule
•当technology file 创建后，用于DRC的规则 在drcExtractRules 中定义
从drcExtractRules 过程中取出的DRC 规 Check) 则可用于创建 divaDRC.rul
HDP:high-density plasma
厚的顶层金属：信号线，减少了寄 生电容和电阻干扰
设计规则(design rule)
版图几何设计规则可看作是对光刻掩模 版制备要求。光刻掩模版是用来制造集 成电路的。这些规则在生产阶段中为电 路设计师和工艺工程师提供了一种必要 的信息联系。
• 版图的设计有特定的规则，规则是集成 电路制造厂家根据自已的工艺特点而制定 的。因此，不同的工艺就有不同的设计规 则。设计者只有得到了厂家提供的规则以 后，才能开始设计。
DRC (Design Rule Check)的命令
•DRC Function DRC函数
槽口
DRC (Design Rule Check)的命令
DRC规则文件
geomOr( )语句的目的是把括号里的层次合并起 来，也就是或的关系。 利用这些原始层次的“与或非”关系可以生成 设计规则检查所需要的额外层次
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) TO = geomOr( "TO" ) GT = geomOr( "GT" ) W1 = geomOr( "W1" ) A1 = geomOr( "A1" ) ；N阱，假设技术文件中以”NT”为名。 ；有源区,’’ ；多晶硅 ；接触孔 ；铝线
DRC规则文件
saveDerived 语句输出坏的接触孔图形到错 误层中。
举例： saveDerived( geomAndNot( W1 geomOr( TO GT ) ) "Contact not inside Active or Poly" ) saveDerived( geomAndNot( W1 A1 ) "Contacts not covered by Metal" ) drc( W1 width < 4.0 "Contact width < 4.0" ) drc( W1 sep < 2.0 "Contact to Contact spacing < 2.0" ) drc( TO W1 enc < 1.5 "Contact inside Active < 1.5" )
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。 tf文件规定了版图的层次、各层次的表示方式、 设计规则。 display.drf是一个显示文件，规定显示的颜色。
Tf & display
DRC（设计规则检查 Design Rule Check）
•层的概念
Original Layer 初始层
DRC规则文件
[outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) 说明: outlayer表示输出层 ,如果没有定义outlayer层，出 错的信息将直接显示在出错的原来层次上。 inlayer1和inlayer2是代表要处理的版图层次。 function中定义的是实际检查的规则，关键字有 sep（不同图形之间的间距）, width, enc（露头）, ovlp(过覆盖), area, notch（挖槽的宽度）等。关 系有>, <, >=, <=, ==等。结合起来就是：sep<3, width<4, 1<enc<5 等关系式。
设计规则(design rule)
两种规则： (a) 以λ (lamda)为单位的设计规则—相对单位 (b) 以μ m（micron)为单位的设计规则—绝对单位 如果一种工艺的特征尺寸为S μ m,则λ =S/2 μ m， 选用λ 为单位的设计规则主要与MOS工艺的成比例 缩小有关。
设计规则主要包括各层的最小宽度、层与层之 间的最小间距、最小交叠等。
DRC规则文件
举例：
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) ；N阱，假 设技术文件中以”NT”为名。 TO = geomOr( "TO" ) ；有源区, GT = geomOr( "GT" ) ；多晶硅 W1 = geomOr( "W1" ) ；接触孔 A1 = geomOr( "A1" ) ；铝线