版图设计与工艺.ppt
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集成电路设计3-版图设计
它涉及到将电路元件和连接线转化为 几何图形，这些图形定义了半导体制 造过程中需要制造的结构。
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
版图设计
λ规则的特点和局限
线性尺度只是在一个有限的范围内有用， 当尺寸降低到大的范围时候，不同层的联 系会以非线性方式改变 变尺度设计具有保守性。当不同工艺间重 现时候，必须重现最差规则，会引起低密 度设计 以电路密度为主要目标时候，常采用微米 规则。
五、版图设计的基本步骤
以pmos为例
1. 画出有源区 2. 画栅 3. 画整个pmos。 为了表明我们画的是pmos管， 我们必须在刚才图形的基础上添加一个 pselect层，接着，我们还要在整个管子外围 画上nwe必须连接 到vdd 5. pmos管必须连接到输入信号源和电源上，因 此我们必须在原图基础上布金属线。
一、版图
Layout表现了电路的物理形态。Layout必须包含工厂 制造mask所须的全部信息。实际的mask图形来自于 对layout进行的逻辑及图形操作（比如逻辑或、与 及尺寸的放大和缩小等）。 Layout还包含了电路元器件的内部连接。电路之间的 连接及布局差的layout来 讲，都会因为寄生的存在，而降低了电路的性能。 ＊ 寄生电阻源于元器件的相互连接(连线和contacts)； ＊ 寄生电容源于平行或相互交叉的连线； ＊ 不相匹配的元器件源于不规则的电路设计。 这些寄生情况，电路设计者应作出估计并加以控制。
版图设计
ASIC Training Center
集成电路版图设计是一门技术， 集成电路版图设计是一门技术，它需要设计者具有电路 系统原理与工艺制造方面的基础知识。 系统原理与工艺制造方面的基础知识。但它更需要设计者 的创造性、空间想象力和耐性， 的创造性、空间想象力和耐性，需要设计者长期工作的经 验和知识的积累， 验和知识的积累，需要设计者对日新月异的集成电路发展 密切关注和探索，总之，集成电路版图设计不仅仅是一门 密切关注和探索，总之， 技术，也是一门艺术。 技术，也是一门艺术。 设计出一套符合设计规则的“正确”版图也许并不困难， 设计出一套符合设计规则的“正确”版图也许并不困难， 但要设计出最大程度体现高性能低功耗低成本、 但要设计出最大程度体现高性能低功耗低成本、能实际可 靠工作的芯片版图却不是一朝一夕能学会得事情。 靠工作的芯片版图却不是一朝一夕能学会得事情
第二讲 版图设计基础xin
30
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
36
图1.10
37
CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
41
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
55
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
36
图1.10
37
CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
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（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
55
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
第14章集成电路版图设计
度
0
件尺寸
1.2 N阱最小间 10. 防止不同电位阱间
距
0
干扰
1.3 N阱内N阱 2.0 保证N阱四周的场
覆盖P+
注N区环的尺寸
1.4 N阱到N阱 8.0 外N+距离
减少闩锁效应
P+、N+有源区设计规则
编 描 述 尺寸
目的与作用
号
2.1 P+、N+有 3.5 保证器件尺寸，
源区宽度
减少窄沟道效应
2.2 P+、N+有 3.5 减少寄生效应
生成时钟树文件
2020/1/13
调试的方法
• insert and delete buffers
• upsize and downsize cells
• change cell position
2020/1/13
布线
2020/1/13
基本布线方式
2020/1/13
布时钟
2020/1/13
生成SDF文件
2020/1/13
2020/1/13
DRC 文件
2020/1/13
共85页
7
• 第五张mask是p＋mask。 p＋在Nwell中用来定义PMOS管。
2020/1/13
共85页
8
• 第六张mask就是定义接触孔。 腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
2020/1/13
共85页
9
• 第七张mask就是金属1（metal1）。 需要选择性刻蚀出电路所需要的连接关系。
2020/1/13
2020/1/13
2020/1/13
集成电路工艺和版图设计参考
06.10.2023
Jian Fang
7
Another view of one of the Fab Two Photolithography areas.
06.10.2023
Jian Fang
8
Here we see a technician loading 300mm wafers into the SemiTool. The wafers are in a 13 wafer Teflon cassette codesigned by Process Specialties and SemiTool in 1995. Again these are the world's first 300mm wet process cassettes (that can be spin rinse dried).
Jian Fang
23
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
06.10.2023
Jian Fang
CMOS倒相器版图
24
omicontact
A NMOS Example
metal
pwell
P+
implant
06.10.2023
active
Jian Fang
06.10.2023
Jian Fang
4
பைடு நூலகம்
生产工厂简介
PSI
06.10.2023
Jian Fang
5
06.10.2023
四版图PPT(趋势图、柏拉图、8D图、Paynter图)
初步原因分析
1.纵梁下翼面宽度达到76—78mm（图纸要求 75mm）；
2.上支撑翼面35的孔边距偏小3-5mm 以上两点造成了推力杆支架与上下支撑之间 间隙过大。
责任人 钱进伟
完成日 2003.7.10
四、 8D图的作法
4.立即改善措施
立即改善措施即临时性措施，一般指对不合格品的返工、返修、更换等应急
四、 8D图的作用
8D图的作用： 针对关键问题采取纠正措施。 ISO/TS16949：2002标准8.5.2.1解决问题 要求： •组织应有确定的过程用于解决问题，使根本原因得到识别并消除。 •若有顾客规定的解决问题的方式，则组织应采用此方式。
成立 小组
问题 描述
初步原 因分析
立即改善 措施
跟踪验证
2 根据统计数据作趋势图：
螺栓紧固不到位次数
200 150 100
50 0
1
2
3
4
5
6
3 趋势图分析
从图中可以看出，3月份螺栓紧固不到位次数急剧上升。
二、附分布与不合格的关系
TL
正态分布中心
TU
6
规范限
1 2 3 4 5 6
4
2
合格率（%）
68.27
3.2通过对问题发生次数进行一定时期的跟踪，验证纠正措施的有效性。
3.3验证周期无强制要求，本例中以“月”为周期，当纠正措施进行到该月时，在相应月份
栏中注明验证结果，并在“状态”栏中注明状态。
3.4跟踪时期长短无强制要求。当问题发生次数明显降低时，可以在“状态”栏中标注“结
束”，关闭项目。
五、 Paynter图举例
进程度确定措施 。
第3讲 CMOS工艺步骤和版图
金属与POLY的接触孔版图
金属与N+/P+的接触孔
注意:金属不能与低掺杂的衬底或阱直接连接 (避免形成整流二极管或肖特基二极管),必须经 N+或P+过渡,形成欧姆接触.
需注意的问题
注意，绘制N+(P+)与金属的连接时，不能只 画Metal1、Contact和N+(P+)等3种材料，一 定要有Active层。如果不画Active层，就意味 着该区域是FOX，FOX是刻不透的。
多晶还可以作为导线,实现短距离连接.
多晶的金属化
为减小电阻,制造MOS管栅和导线的需要做金 属化处理,方法是淀积硅化物(silicide,一种硅和 难熔金属的混合物)
两个重要效应
MOS管版图
效应一：氧化层侵蚀
鸟嘴效应
注意：对MOS管的宽W而言的
效应二：横向扩散
注意：对MOS管的长L而言的
增加导线宽度 增加去耦电容
7.通孔
金属与金属之间的连接使用通孔via.其中via1连接金属1和 金属2,via2连接金属2和金属3.
每种通孔都是独立的层.
完整的NMOS管版图
完整的PMOS管版图
8.压焊点PAD
连接焊盘是管芯与 封装管壳（或外部 世界）之间的连接 界面，金属线的一 端键合到连接焊盘 上，另一端连接到 引线架。
带拐角电阻计算
电阻RAB=2.6R□
高精度电阻：折叠型（避免拐角） 扩散均匀度提高
N阱/P衬底二极管
ID：二极管电流 IS：反向饱和电流（标称电流） Vd：二极管上电压（P型—阳极电压；N型—阴极） IS：参考面积为1的二极管，若一个二极管面积为2， 则为2IS(参考值) VT：热电压 n：发射效率
版图设计实例
的输出从上至下进行连接，用多晶从该金属线下穿过将这段输 出金属连接。
2021/5/24
16
2. CMOS RAM单元及阵列 (1）CMOS RAM单元
特点：版图用双层金属设计。两个反相器共源，它们的
交叉连接和衬底连接都用金属1，两条位线也用金属1作为连
线。Vdd、Vss和W用金属2作为导线。门管的多晶栅和金属1
2021/5/24
9
版图2特点:或非门和与或非门分开布局,P管和N管各占一行。
2021/5/24
10
(3)二输入端与门(and2)
特点：与门由与非门和反相器串联而成，采用合并公共区域 的技巧，将P管接电源的有源区公用，N管接地的有源区公用， 器件的排列很紧凑，面积很小。
2021/5/24
11
(4)பைடு நூலகம்与或非门(AOI)
2021/5/24
24
2021/5/24
25
M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四 个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极 要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够顺利通过。
(6) 全加器
2021/5/24
14
版图
2021/5/24
15
特点： ① 和异或门相似，几个输入信号被几乎所有的器件公用， 设计版图时要充分注意这一特点。 ② 版图把A、B、C多晶分成二段且排成二列，A线在上面 (靠近Vdd)转折连接，B线在下面(靠近Vss)转折连接，C线二段 不能直接连接，在Vss附近用金属连接。 ③ 用左面一列A、B、C多晶布局器件的串并联，右面一列A、 B、C多晶布局器件的串联。整个电路分为4行，第2和第3行组 成进位电路的前级，第1行和第4行组成求和电路的前级。 ④ 进位与求和的输出反相器采用较大的宽长比。 ⑤ 在版图中间一条横的金属线阻挡了进位部分串并联电路
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2. CMOS RAM单元及阵列 (1）CMOS RAM单元
特点：版图用双层金属设计。两个反相器共源，它们的
交叉连接和衬底连接都用金属1，两条位线也用金属1作为连
线。Vdd、Vss和W用金属2作为导线。门管的多晶栅和金属1
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版图2特点:或非门和与或非门分开布局,P管和N管各占一行。
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(3)二输入端与门(and2)
特点：与门由与非门和反相器串联而成，采用合并公共区域 的技巧，将P管接电源的有源区公用，N管接地的有源区公用， 器件的排列很紧凑，面积很小。
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(4)பைடு நூலகம்与或非门(AOI)
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M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四 个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极 要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够顺利通过。
(6) 全加器
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版图
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特点： ① 和异或门相似，几个输入信号被几乎所有的器件公用， 设计版图时要充分注意这一特点。 ② 版图把A、B、C多晶分成二段且排成二列，A线在上面 (靠近Vdd)转折连接，B线在下面(靠近Vss)转折连接，C线二段 不能直接连接，在Vss附近用金属连接。 ③ 用左面一列A、B、C多晶布局器件的串并联，右面一列A、 B、C多晶布局器件的串联。整个电路分为4行，第2和第3行组 成进位电路的前级，第1行和第4行组成求和电路的前级。 ④ 进位与求和的输出反相器采用较大的宽长比。 ⑤ 在版图中间一条横的金属线阻挡了进位部分串并联电路
《集成电路版图设计》课件(第二章)
基于Cadence系统的 全定制版图设计基础
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
nwell是N 阱，PMOS管做在N阱中； ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； nimp是N型扩散区注入层； pimp是P型扩散区注入层； poly是多晶层，主要用来做管子的栅极； cont是接触孔contact； metal1是一铝层； via1是一铝层和二铝层之间的连接孔，称为通孔； metal2是二铝层； pad是压焊点所在的层； 其它还包括一些特殊器件上的标识层等等
基于Cadence系统的 全定制版图设计基础
数字部分
四、D508项目总体逻辑图
基于Cadence系统的 全定制版图设计基础
模拟部分
基于Cadence系统的 全定制版图设计基础
第二部分、D508项目版图输入准备
一、设计规则准备
4）逻辑图输入完成后的检查
基于Cadence系统的 全定制版图设计基础
从Design菜单当中选择Check and Save， 会显示错误（errors）或者警告（warnings） 的数量。若有错误或者警告，则会在逻辑 图上相应的地方显示一个黄色的叉号，并 且高亮（HighLight）显示。
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
22
文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
18
文档仅供参考，如有不当之处，请联系改正。
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
文档仅供参考，如有不当之处，请联系改正。
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模块界面间的综合分析技术：这主要包括IP模块间的胶联 逻辑技术和IP模块综合分析及其实现技术等
Dr.Jian Fang
8
微电子与其它学科结合，带动一系列交叉 学科及相关技术和产业的发展 .
由于微细加工不断成熟和应用领域不断扩大，带 动一系列交叉学科及其有关技术的发展，例如微 电子机械系统(MEMS)、微光电系统(MOES)、 DNA芯片、二元光学、化学分析芯片以及作为电 子科学和生物科学结合的产物——生物芯片的研
究开发等都将取得明显进展。
Dr.Jian Fang
9
其技术突破的关键点有以下几个方面
纳米级光刻及微细加工技术
器件特征尺寸的缩小，取决于曝光技术的进步，在0．07μm阶段，曝 光技术还是一个问题，预计再有1—2年左右时间可获突破。在65nm 以下是采用Extra UV还是采用电子束的步进光刻机，还正在研究之中。 为适应技术的发展，极限紫外线、X射线、准分子激光等超微细图形 曝光技术等将成为今后几年主要的工艺技术而获得更广泛的应用，先 进的集群式全自动智能化综合加工系统将成为新一代的IC制造设备。
Dr.Jian Fang
Байду номын сангаас
5
器件的特征尺寸不断缩小
自1965年提出摩尔定律近40年来，集成电路持续地按此定 律增长，即集成电路中晶体管的数目每18个月增加一倍。 每2-3年制造技术更新一代，这是基于栅长不断缩小的结 果，器件栅长的缩小又基本上依照等比例缩小的原则，促 进其它工艺参数的提高。预计未来10-15年摩尔定律仍将是 集成电路发展所遵循的一条定律，按此规律，在21世纪初 集成电路的基本单元CMOS器件将从亚半微米进入纳米时 代(即器件的栅长小于100nm，2010年后将小于50nm)。
芯片上，完成信息加工与处理的功能。
Dr.Jian Fang
7
集成系统芯片(SOC)，主要有三个关键的支持技术：
软、硬件的协同设计技术：面向不同系统的软件和硬件的 功能划分理论，硬件和软件更加紧密结合不仅是SOC的重 要特点，也是21世纪IT业发展的一大的趋势；
IP模块库：IP模块有三种，即软核(主要是功能描述)、固 核(主要为结构设计)和硬核(基于工艺的物理设计，与工艺 相关，并经过工艺和实际应用考验过的)。其中以硬核使 用价值最高。CMOS的CPU、DRAM、SRAM、E2PROM 和Flash Memory以及A/D、D/A等都可以成为硬核，其中 尤以基于超深亚微米的器件模型和电路模拟基础上在速度 与功耗上经过优化并有最大工艺容差的模块最有价值；
Dr.Jian Fang
速度
器件: 尺寸减小 新结构器件 新材料 新原理器件
工艺: 工艺精度 工艺兼容 成品率控制
设计: 布图 布线
4
硅集成电路的技术现状和发展
现今，世界IC特征线宽，批量生产的已达到0．18-0．13μm，芯片的集成度达到 108-109量级，研究成果已提高到0．1μm技术。预计到2006年，单片系统集成芯 片将达到如下指标：最小特征尺寸0．09μm、芯片集成度达2亿个晶体管、芯片 面积520mm2、7-8层金属连线、管脚数4000个、工作电压0．9-1．2V、工作频率 2-2．5GHz，功率160瓦。到2010年，将提高到0．07μm的水平。而硅IC晶片直 径尺寸，2000年-2005年将从200mm转向300mm，2006-2010年又将转向400mm。 单片硅集成技术最小特征尺寸的发展状况列于表1。
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
组装和封装技术
Dr.Jian Fang
12
练习及思考:
当前，微电子芯片技术和其它领域技术相 结合的典型成功范例主要在哪两大领域？ （2分）
什么是SOC? 其三个关键支撑技术是什么? 什么是摩尔定理? 你认为摩尔定理是否永
远有效? 当前微细加工的技术发展趋势是什么?
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2. CMOS工艺和版图
Dr.Jian Fang
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Dr.Jian Fang
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Dr.Jian Fang
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Dr.Jian Fang
17
CMOS
• CMOS：Complementary Symmetry Metal Oxide Semiconductor
互补对称金属氧化物半导体－特点：低功耗
版图设计与工艺
方健 微电子与固体电子学院
2005年7月
Dr.Jian Fang
1
内容提纲
微电子技术发展动态 CMOS工艺和版图 CMOS设计规则 版图验证 布局布线算法
Dr.Jian Fang
2
1.微电子技术发展动态
Dr.Jian Fang
3
人们对集成电路的要求
规模
1/功耗
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6
系统集成芯片(SOC)
沿着上述持续缩小尺寸途径发展、随着集成方法学和微细 加工技术的持续成熟，应用领域的不断扩大，因此，不同 类型的集成电路相互镶嵌，形成了各种嵌入式系统 (Embedded System)和片上系统(System on Chip即SOC)技 术，在实现从集成电路(IC)到系统集成(IS)过渡中，“硅 知识产权(IP)模块”和“软、硬件协同设计”技术兴起， 可以将一个电子子系统或整个电子系统“集成”在一个硅
工艺集成技术
为了在一块芯片上实现完整的系统，需要各种兼容技术。包括常规 CMOS 数字电路与存储器(如RRPROM、Flash memory、DRAM等) 的兼容技术；CMOS与双极的兼容技术；高压与低压兼容技术、数字 与模拟兼容技术、高频与低频兼容技术等。
设计与测试技术
在电路设计中更重视系统设计、IP的开发与复用、软硬件协同设计、 先进设计语言的推广、设计流程与工具的开发、SOC设计平台的开发、 低功耗设计、可测性设计、可靠性设计等。
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10
铜互连技术
铜互连技术已在0．18μm和0．13μm技术代中使用，但是 在0．10μm以后，铜互连与低介电常数绝缘材料共同使用 时的可靠性问题还有待研究开发。
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11
20nm以下浅结与掺杂工程技术
亚50纳米半导体器件的器件模型和新型器件结构
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8
微电子与其它学科结合，带动一系列交叉 学科及相关技术和产业的发展 .
由于微细加工不断成熟和应用领域不断扩大，带 动一系列交叉学科及其有关技术的发展，例如微 电子机械系统(MEMS)、微光电系统(MOES)、 DNA芯片、二元光学、化学分析芯片以及作为电 子科学和生物科学结合的产物——生物芯片的研
究开发等都将取得明显进展。
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其技术突破的关键点有以下几个方面
纳米级光刻及微细加工技术
器件特征尺寸的缩小，取决于曝光技术的进步，在0．07μm阶段，曝 光技术还是一个问题，预计再有1—2年左右时间可获突破。在65nm 以下是采用Extra UV还是采用电子束的步进光刻机，还正在研究之中。 为适应技术的发展，极限紫外线、X射线、准分子激光等超微细图形 曝光技术等将成为今后几年主要的工艺技术而获得更广泛的应用，先 进的集群式全自动智能化综合加工系统将成为新一代的IC制造设备。
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Байду номын сангаас
5
器件的特征尺寸不断缩小
自1965年提出摩尔定律近40年来，集成电路持续地按此定 律增长，即集成电路中晶体管的数目每18个月增加一倍。 每2-3年制造技术更新一代，这是基于栅长不断缩小的结 果，器件栅长的缩小又基本上依照等比例缩小的原则，促 进其它工艺参数的提高。预计未来10-15年摩尔定律仍将是 集成电路发展所遵循的一条定律，按此规律，在21世纪初 集成电路的基本单元CMOS器件将从亚半微米进入纳米时 代(即器件的栅长小于100nm，2010年后将小于50nm)。
芯片上，完成信息加工与处理的功能。
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集成系统芯片(SOC)，主要有三个关键的支持技术：
软、硬件的协同设计技术：面向不同系统的软件和硬件的 功能划分理论，硬件和软件更加紧密结合不仅是SOC的重 要特点，也是21世纪IT业发展的一大的趋势；
IP模块库：IP模块有三种，即软核(主要是功能描述)、固 核(主要为结构设计)和硬核(基于工艺的物理设计，与工艺 相关，并经过工艺和实际应用考验过的)。其中以硬核使 用价值最高。CMOS的CPU、DRAM、SRAM、E2PROM 和Flash Memory以及A/D、D/A等都可以成为硬核，其中 尤以基于超深亚微米的器件模型和电路模拟基础上在速度 与功耗上经过优化并有最大工艺容差的模块最有价值；
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速度
器件: 尺寸减小 新结构器件 新材料 新原理器件
工艺: 工艺精度 工艺兼容 成品率控制
设计: 布图 布线
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硅集成电路的技术现状和发展
现今，世界IC特征线宽，批量生产的已达到0．18-0．13μm，芯片的集成度达到 108-109量级，研究成果已提高到0．1μm技术。预计到2006年，单片系统集成芯 片将达到如下指标：最小特征尺寸0．09μm、芯片集成度达2亿个晶体管、芯片 面积520mm2、7-8层金属连线、管脚数4000个、工作电压0．9-1．2V、工作频率 2-2．5GHz，功率160瓦。到2010年，将提高到0．07μm的水平。而硅IC晶片直 径尺寸，2000年-2005年将从200mm转向300mm，2006-2010年又将转向400mm。 单片硅集成技术最小特征尺寸的发展状况列于表1。
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
组装和封装技术
Dr.Jian Fang
12
练习及思考:
当前，微电子芯片技术和其它领域技术相 结合的典型成功范例主要在哪两大领域？ （2分）
什么是SOC? 其三个关键支撑技术是什么? 什么是摩尔定理? 你认为摩尔定理是否永
远有效? 当前微细加工的技术发展趋势是什么?
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2. CMOS工艺和版图
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14
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CMOS
• CMOS：Complementary Symmetry Metal Oxide Semiconductor
互补对称金属氧化物半导体－特点：低功耗
版图设计与工艺
方健 微电子与固体电子学院
2005年7月
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内容提纲
微电子技术发展动态 CMOS工艺和版图 CMOS设计规则 版图验证 布局布线算法
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1.微电子技术发展动态
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3
人们对集成电路的要求
规模
1/功耗
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系统集成芯片(SOC)
沿着上述持续缩小尺寸途径发展、随着集成方法学和微细 加工技术的持续成熟，应用领域的不断扩大，因此，不同 类型的集成电路相互镶嵌，形成了各种嵌入式系统 (Embedded System)和片上系统(System on Chip即SOC)技 术，在实现从集成电路(IC)到系统集成(IS)过渡中，“硅 知识产权(IP)模块”和“软、硬件协同设计”技术兴起， 可以将一个电子子系统或整个电子系统“集成”在一个硅
工艺集成技术
为了在一块芯片上实现完整的系统，需要各种兼容技术。包括常规 CMOS 数字电路与存储器(如RRPROM、Flash memory、DRAM等) 的兼容技术；CMOS与双极的兼容技术；高压与低压兼容技术、数字 与模拟兼容技术、高频与低频兼容技术等。
设计与测试技术
在电路设计中更重视系统设计、IP的开发与复用、软硬件协同设计、 先进设计语言的推广、设计流程与工具的开发、SOC设计平台的开发、 低功耗设计、可测性设计、可靠性设计等。
Dr.Jian Fang
10
铜互连技术
铜互连技术已在0．18μm和0．13μm技术代中使用，但是 在0．10μm以后，铜互连与低介电常数绝缘材料共同使用 时的可靠性问题还有待研究开发。
Dr.Jian Fang
11
20nm以下浅结与掺杂工程技术
亚50纳米半导体器件的器件模型和新型器件结构