第6章 版图设计准则
第三讲+版图设计规则+
• 有源区最小间距10um Active to Active Spacing =10um
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版图设计规则的应用
•多晶硅条最小宽度5 um Poly minum width =5 um
• 多晶硅条最小间距5 um poly to poly spacing=5 um
• 离子注入区对有源区最 小覆盖10 um
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要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
优点：版图设计独立于工艺和实际尺寸。
3
2. 微米设计规则
80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。
适用于有经验的设计师以及力求挖掘工艺潜 能的场合。目前一般的MOS IC研制和生产中， 基本上采用这类规则。其中每个被规定的尺寸 之间没有必然的比例关系。显然，在这种方法 所规定的规则中，对于一个设计级别，就要有 一整套数字，因而显得烦琐。但由于各尺寸可 相对独立地选择，所以可把尺寸定得合理。
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基本逻辑门的版图设计
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VDD
IN
OUT
VSS
30
31
32
M
VSS
M
VSS
M
VSS
design-rule文件认知(一)6H
Design—rule的check
根据单层与双层命令，分为5类检查：
•单层INT: 检查单层图形的宽度 •单层EXT: 检查单层图形的间距 •双层INT：检查一层图形伸入到另一层图形的距离 •双层EXT：检查两层图形的间距 •双层ENC：检查一层图形被另一层图形覆盖的尺寸
Design—rule的check 单层INT命令：宽度检查
(b) A A B
Description space space to N+ACTIVE
(c) A A
Rule >= >= 0.62um 0.22um
Design—rule —
Overlap Distance of interior-facing edge for two layers(O) interior(a) A B (b)
Design—rule的check 双层INT:伸入长度检查
Design—rule的check 单层EXT检查
Design—rule的check 双层EXT检查
Design—rule的check 双层ENC检查
Design—rule的check 双层ENC检查
Design—rule的check 一些常见的rule
Rule 0.15um
Design—rule文件 — 文件 常 见 的 rule 文 件
Design—rule文件 — 文件 常见的rule文件 常见的rule文件 rule
Design—rule文件 — 文件 常见的rule文件 常见的rule文件 rule
Design—rule文件 — 文件 常见的rule文件 常见的rule文件 rule
版图验证
DRC:对 IC 版图做几何空间检查，以确保线路能够被
版图设计规则
版图几何设计规则
版图几何设计规则可看作是对光刻掩 模版制备要求. 一般来讲,设计规则反映了性能和成 品率之间可能的最好的折衷.规则越保 守,能工作的电路就越多(即成品率越 高);然而,规则越富有进取性,则电路 性能改进的可能性也越大,这种改进可 能是以牺牲成品率为代价的.
版图几何设计规则
(1)微米规则 (2)λ规则
版图几何设计规则
大部分设计规则都可以归纳入以下描 述的四种规则之一. (1)最小宽度 (2)最小间距 (3)最小包围 (4)最小延伸
版图几何设计规则
设计规则(硅栅)举例:
0.6um 2p2m CMOS
0.6um 2p2m
版图几何设计规则-N阱
定义了P沟道器件的N阱尺寸,N型杂志注入该 区域形成N-well. N-well宽度 3.0 不同电势的N-well之间的距离-4.8 N-well中用于接触的N+与阱边沿的距离-0.4 N-well距阱外的N+的距离-4.0 N-well距阱外的P+的距离-0.4 N-well距阱内的P+的距离-1.8 距划线槽的距离8.0
版图几何设计规则-接触孔
0.6
0.6
0.4
0.6
0.7
0.4
0.6
0.4
版图几何设计规则
编号 1 2 描述 金属宽度 金属间距 尺寸 0.9 0.8 防止铝条接触 保证良好导电性
版图几何设计规则-金属1
metal1宽度:0.9 Metal1之间的距离:0.8 Metal1距接触孔的距离:0.3
版图几何设计规则-多晶硅
PMOS
NMOS
0.6
0.6
0.6
0.75
0.5
版图设计规范
LCD外形及版图绘制规范文件编号：版号： 01 总页数： 15 页拟制：审核：会签：批准：生效日期：文件名称：LCD外形及版图绘制规范文件编号：版号：01 文件类型：检验标准总页数：15更改页状态更改日期更改内容申请人审批人页次 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17版次 A A A A A A B A A A A A A A A A A1.主题内容与适用范围本标准规定了液晶显示器外形图和版图绘制的基本要求,适用于句容骏科电子科技有限公司STN液晶显示器件外形图和版图设计。
2.引用标准GB4457〃1-5─1987机械制图—图纸幅面及格式、比例、字体、图线、剖面符号 GB4458〃4-1984尺寸标注法GB6250-1986 液晶显示器件名词术语3.绘制内容3.1外形绘制3.1.1基本原则3.1.1.1目的外形绘制的目的在满足本标准对关键尺寸、公差及走线逻辑有关要求的基础上，按照客户对外形尺寸、内部图形形状及尺寸等项目要求，绘制出外形图纸及逻辑表（或逻辑走线）。
3.1.1.2视图法：采用第三视图法，即主视图、右视图、仰视图。
3.1.1.3单位一般采用毫米（mm）为单位。
当客户原始资料以英制为单位时，采用公制毫米（mm）为单位绘制，器件外形图尺寸、视区尺寸在尺寸标注时可附注英制尺寸。
3.1.1.4比例：按1：1比例绘制，图纸以归一化（F/T）方式，即有效图界充满图纸方式输出。
3.1.2单片器件外形尺寸标准 : 各尺寸( 见附图)定义如下 :代码定义代码定义L1 宽片长度W1 宽片宽度L2 窄片长度W2 窄片宽度L3 偏光片长度W3 偏光片宽度L4 显示区长度W4 显示区宽度L5 图形区长度W5 图形区宽度L6 封口长度W6 封口宽度L7 可视区距玻璃边的长度W7 台阶宽度L8 点阵区距玻璃边的长度W8 可视区距玻璃边宽度L9 电极中心距玻璃边的长度W9 点阵区距玻璃边的宽度L10 偏光片距玻璃边的长度W10 偏光片距玻璃边的宽度H1 单片玻璃的厚度W11 封口定位H2 显示屏整体的厚度P1 单个电极宽度R 显示区圆角半径P2 电极的PITCH值P3 电极的整体PITCH值3.1.3外形图的层命名及颜色图层名图层代号颜色图形0 White标注 B GreenCOM走线 C YellowSEG走线S Red交点 D Magenta丝印0D Cyan3.1.4单片器件外形绘制要求如下：3.1.4.1图形精度要求如下:图案最细线宽为0.05mm,最细线隙为0.02mm,图案的对位余量为0.10mm；图形极小时，图案的对位余量可以采用最小为0.03mm的极限数值。
版图设计规则操作说明
版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。
版图设计规则及验证汇总
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
版图设计
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
版图重点总结
第一章基本概念(1) ☆☆集成电路：Integrated Circuit ，缩写ICIC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
(2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。
(3)就设计方法而言，设计集成电路的方法可以分为三种方式：全定制（Full-Custom Design Approach）半定制（Semi-Custom Design Approach）（标准单元、积木块、门阵列、门海）可编程IC （PLD：Programmable Logic Device）（PROM 、GAL 、PLA、PAL、PLD 、FPGA ）（4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。
每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。
设计好的单元存入库中备调用。
第二，它没有统一的布线通道，而是根据需要加以分配。
（5）☆☆门阵列方法与门海方法的比较门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。
不足：设计灵活性较低；门利用率低；芯片面积浪费。
门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率。
不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。
（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。
其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。
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引言
• 解决办法
– 厂家提供的设计规则(topological design rule)， 确保完成设计功能和一定的芯片成品率，除个 别情况外，设计者必须遵循
– 设计者的设计准则(‘rule’ for performance)，用 以提高电路的某些性能，如匹配，抗干扰，速 度等
基本定义(Definition)
电源线
掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
引言
所设计的版图：
引言
加工后得到的实际芯片版图例子：
引言
• 加工过程中的非理想因素
– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应
匹配设计
• 失配：测量所得的元件值之比与设计的 元件值之比的偏差
• 归一化的失配定义：
– 设X1, X2为元件的设计值，x1, x2为其实测值， 则失配δ为：
x2
x1 X 2 X2 X1
X1
X1x2 X 2 x1
1
匹配设计
• 失配δ可视为高斯随机变量
• 若有N个测样本δ1, δ2, …, δN，则δ的
后模拟
版图生成 掩膜文件
将版图寄生参数引入
电路图，模拟检查电路的时序 及速度等是否仍符合要求
概述 • 电路的设计及模拟验证决定电路的组成及相关的 参数，但仍不是实体的成品，集成电路的实际成 品须经晶片厂的制作；
• 版图设计师的工作是将所设计的电路转换为图形 描述格式，即设计工艺过程需要的各种各样的掩 膜版，定义这些掩膜版几何图形的过程即Layout；
Width 宽度
设计规则
Extension Space Space 间距
Extension 伸展
Enclosure 覆盖
Overlap 重叠
1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，
在画layout 时须遵守这些规则。
版图设计准则 (‘Rule’ for performance)
共质心设计
• 对于匹配十分关键的差分对，一定要求做到共质心 • 共质心的意思构建两个关于某一个中心点完全对称版图 • 这样的好处在x和y方向的工艺变化被抵消掉了 • 电容可以用两层多晶中间夹着一层二氧化硅来实现 • 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐
蚀过度是主要因素，可以通过增加面积来使误差达到最 小化。为了使匹配达到最好，我们将前面晶体管匹配引 用到电容中。
A. 总体设计流程 行为描述
典型的IC设计流程
将行为级描述（HDL）转 换成寄存器传输级（RTL）的
结构描述
行为级综合 逻辑综合
• 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门
的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA）
• 测试综合（提供自动测试图性生成，可消
第6章 版图设计准则
‘Rule’ for performance
• 引言 • 设计规则(Topological Design Rule)
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
• 匹配 • 抗干扰 • 寄生的优化 • 可靠性
匹配设计
• 在集成电路中，集成元件的绝对精度较 低，如电阻和电容，误差可达 ±20%~30%
• 由于芯片面积很小，其经历的加工条件 几乎相同，故同一芯片上的集成元件可 以达到比较高的匹配精度，如1%，甚至 0.1%
• 模拟集成电路的精度和性能通常取决于 元件匹配精度
电阻的匹配
电容的匹配
多晶硅电阻：与电压无关； 有较高的温度系数。
扩散区或离子注入区（结,阱， 或基区）：电阻较高；阻值
依赖于电阻两端的电压
噪声考虑
• 为了最大限度减小来自 于数字电路与衬底和模 拟电路电源的耦合，需 要采取一些特殊的措施
• 首先是数字电路和模拟 电路必须用不同的电源 线：理想的情况是数字 电路和模拟电路的电源 只能在片外相连，实际 上往往做不到。最少要 做到：如果一个压焊点 既给模拟电路供电又给 数字电路供电，要从该 压焊点引出两条线分别 给模拟电路和数字电路 供电
• 层次化、模块化的布局方式可提高布局的效率；
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷” 和叠加过程，但中间是否 会带来误差？
人工版图设计的必要性
• 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计
• 在Layout的过程中要受到几个因素的限制： 1、设计规则（数字和模拟电路） 2、匹配问题（主要针对模拟电路） 3、噪声考虑（主要针对模拟电路）
个大小相同的晶体管 • 所有要匹配的晶体管
的电流方向要求一致 • 所有匹配的器件都要
求有相同的边界条件， 如果不同，则要加虚 假（dummy）器件 • 差分对要采用共质心 设计
加入虚假器件使所有的器件都有相同的边界条件
大晶体管的版图
• 估算结寄 生电容非 常重要， 当需要最 小化结寄 生电容时， 可以用两 个晶体管 共用一个 结。
除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
版图综合 掩膜
将门级网表转化成版图 （完成布局、布线）
place & route
B. 布局、布线流程
网表输入 布图规划
布局 全局布线
详细布线 版图参数提取
LVS（Layout versus Schematic） 一致性检查
POST SIMULATION
均值为： • 方差为：
m
1 N
N
i
i 1
s
1N N 1 i1
i m
2
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布：
设计规则
• 设计规则的目的是 确定掩膜版的间距， 它是提高器件密度 和提高成品率的折 衷产物。
• 设计规则决定最小 的逻辑门，最小的 互连线，因此可以 决定影响延迟的寄 生电阻，电容等。
• 设计规则常表达为 λ，λ是最小栅长 的0.5倍。
影响匹配的一些因素
晶体管的匹配问题
• 用大小一致的晶体管 • 把大晶体管分解为几