版图设计规则 PPT
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45nm工艺库的版图规则
Metal1
Rule 7.1 7.2 7.3 7.4 Description Minimum width Minimum spacing Minimum overlap of any contact Minimum spacing when either metal line is wider than 10 lambda um 0.065 0.065 0.035/0
Rule POLY.1 POLY.2 POLY.3 POLY.4 POLY.5
Value 50 nm 140 nm 50nm 70 nm 50 nm
Description Minimum width of poly Minimum spacing of poly AND active Minimum poly extension beyond active Minimum enclosure of active around gate Minimum spacing of field poly to active
可获得的Contact hole and Via hole metal1/diff 接触孔 metal1/poly 接触孔 metal1/metal2 通孔 metal2/metal3 通孔
通孔尺寸 Cut(通孔): overlap (复盖) : 65 x 65 5 65 35/90
minimum spacing(间距): diff接触孔与poly间距：
POLY.6
75 nm
Minimum Minimum spacing of field poly
50 50
140
70
50
75
Rule WEL L.1 WEL L.2 WEL L.3 WEL L.4
第二章版图设计规则
版图层次定义
有源区 封闭图形内形成薄氧
场氧
场氧
薄氧
Pwell
P－type Si
华侨大学厦门专用集成电路系统重点实验室
场氧 SiO2
SiO2 Copyright by Mo Bing
版图层次定义
LOCOS生长场氧时，氧 化层会向四周做侵蚀，称为 氧化物侵蚀，侵蚀形成的氧 化层形状称为鸟嘴，这种侵
蚀会影响MOSFET的沟道宽 FOX 度。所以实际制造出来的器 件的沟道长度会比版图所画 的沟道长度小。现代工艺中 FOX
Nwell
active
华侨大学厦门专用集成电路系统重点实验室
Copyright by Mo Bing
版图层次定义
有源区
生长薄氧氮化硅用于应力释放
Si3N4 Nwell
SiO2
P－type Si
SiO2
华侨大学厦门专用集成电路系统重点实验室
Copyright by Mo Bing
版图层次定义
有源区
N+
SN
12.P型源/漏 13.ROM 14.Poly2阻挡层 15.Poly2 16.接触孔
P+
SP
ROM
RO
High Res
IM
Poly2
PC
W1 Contact
华侨大学厦门专用集成电路系统重点实验室
Copyright by Mo Bing
版图层次定义
Layout
17. 金属1
Metal1
A1
多晶硅1
•多晶硅1（Poly1）.
多晶硅2
• 多晶硅2（Poly2）
多晶硅2阻挡层 • 多晶硅2掺杂阻挡层
华侨大学厦门专用集成电路系统重点实验室
CMOS版图
➢如果两晶体管长度相同，宽度更宽的晶体管有更多的 有效沟道，更多的沟道则意味着更大的电流。 结论：更大的电流在概念上则意味着更快的性能
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路 的性能要求(例如：电流、频率、电压增益 等等) 根据采用的特定工艺的详细信息，电路设 计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目 的是方便设计者对器件、信号线、电源线、 地线等进行标注，便于版图的查看，尤其 在进行验证的时候，便于查找错误的位置。 在进行版图制造的时候并不会生成相应的 掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需 要的最少分层数目。我们以N阱CMOS工艺为 例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触 孔层(Contact)、通孔层(Via)、金属层(Metal)、 文字标注层(Text)和焊盘层(Pad)。
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路 的性能要求(例如：电流、频率、电压增益 等等) 根据采用的特定工艺的详细信息，电路设 计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目 的是方便设计者对器件、信号线、电源线、 地线等进行标注，便于版图的查看，尤其 在进行验证的时候，便于查找错误的位置。 在进行版图制造的时候并不会生成相应的 掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需 要的最少分层数目。我们以N阱CMOS工艺为 例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触 孔层(Contact)、通孔层(Via)、金属层(Metal)、 文字标注层(Text)和焊盘层(Pad)。
第二讲 版图设计基础xin
30
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
36
图1.10
37
CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
41
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
55
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
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图1.10
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CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
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（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
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须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
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匹配方法 之二：交叉法 interdigitating device
版图设计规则及验证汇总
SiO2
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
第三章 版图的设计
You can use these techniques on many devices other than our small example.
Keep your eyes open for opportunity.
3.8 指状晶体管版图
P50 P156
接触孔的总电阻
P139
2、光刻六：引线孔光刻。
第七步：光刻金属互 连线
1、采用蒸发或者溅射 工艺在晶片表面淀积 金属化层
2、光刻七：互连线光 刻。按照电路连接要 求，生成互连线，完 成管芯的制作。
第八步：光刻钝化孔
与通常集成电路一样，为了保护 管芯表面，提高使用可靠性，生 成管芯后，在表面再淀积一层保 护层，又称为钝化层
tr t f
peq neq
设 n 3 p
采用0.8um双阱CMOS工艺设计一位二进制全 加器电路
求和信号和进位信号的传输延时<1.2ns(最坏 情况)
求和信号和进位信号的总转换延时<1.2ns(最 坏情况)
电路面积<1500um2
VDD=5V,fMAX=20Mhz时的动态功耗<1mW
C ox
ox
tox
同理, P器件的线性电阻
Rp
1
p (VG
VTp
)
p
pCox
(W L
)
CG CoxAG
C ox
ox
tox
有一个宽长比=4 的nFET。为了构造一
个与nFET具有相同电阻的pFET，pFET
的宽长比=？已知
n 2 .4 p
n p
nCox(W L)npCox(W L)p
Keep your eyes open for opportunity.
3.8 指状晶体管版图
P50 P156
接触孔的总电阻
P139
2、光刻六：引线孔光刻。
第七步：光刻金属互 连线
1、采用蒸发或者溅射 工艺在晶片表面淀积 金属化层
2、光刻七：互连线光 刻。按照电路连接要 求，生成互连线，完 成管芯的制作。
第八步：光刻钝化孔
与通常集成电路一样，为了保护 管芯表面，提高使用可靠性，生 成管芯后，在表面再淀积一层保 护层，又称为钝化层
tr t f
peq neq
设 n 3 p
采用0.8um双阱CMOS工艺设计一位二进制全 加器电路
求和信号和进位信号的传输延时<1.2ns(最坏 情况)
求和信号和进位信号的总转换延时<1.2ns(最 坏情况)
电路面积<1500um2
VDD=5V,fMAX=20Mhz时的动态功耗<1mW
C ox
ox
tox
同理, P器件的线性电阻
Rp
1
p (VG
VTp
)
p
pCox
(W L
)
CG CoxAG
C ox
ox
tox
有一个宽长比=4 的nFET。为了构造一
个与nFET具有相同电阻的pFET，pFET
的宽长比=？已知
n 2 .4 p
n p
nCox(W L)npCox(W L)p
第10章 TTL版图
(3)画布局布线草图 画此草图的目的是：①大致安排一下各元件 的位置。②画出内连线的连接图形，使满足设计 原则中对Al线的要求(如连通、无交叉等)。 对此电路来说，考虑到电路引出端的排列， 我们希望输出管Q5安排在右下角，隔离槽的接地 点放在右角，电源接点安排在左下角。这样，多 发射极晶体管Q1以及Q2分别安排在左上角及右上 角就较为适宜了。这一布局使压焊点离管脚最近， 不会发生热压引线交叉的现象。 布局、布线草图 如图所示。由图可见，内引线中只有一条连线(R3 接到Q5管基极)跨过电阻R4，其余连线都没有跨过 元件，这是符合设计原则的。必须注意，电阻隔 离岛要接最高电位，即接电源电压，隔离槽接地。
(1)决定隔离区数目 此电路共有5个隔离区(压焊块除外)，如图中虚线 所示，如包括10个引出端压焊块，则共要15个隔离区。 (2)确定端头的排列及引出端数 对所有的电路来说，输入、输出、电源、接地这 些引出端是必须的，对该 门电路 来说，这4部分的引出端 数目共有8个(输入端有5个)。另外， 它还有2个扩展端。它们分别从Q2 的发射极和集电极引出，所以共 有l0个引出端。在设计版图时应 P. 358 图18.22 考虑到压焊点的排列，不应使引 电路图 出线相互跨越，以免造成短路。 使用 时常连在一起的2个引出线要尽量排在一起。
集成电路版图基础 ——TTL版图设计
双极型IC版图设计的一般规则
版图设计总的原则是既要充分利用硅片 面积，又要在工艺条件允许的限度内尽可能提 高成品率．版图面积(包括压焊点在内)尽可能小 而接近方形，以减少每个电路实际占有面积； 生产实践表明，当芯片面积降低10%，则每个 大圆片上的管芯成品率可以提高15％~25%。下 面讨论版图设计时所应遵循的一般原则。
中速TTL电路版图设计规则(μm)