Cadence版图设计环境的建立及设计规则的验证.
Cadence数字集成电路版图设计与验证 实验指导书 (电子科技大学)
数字集成电路版图设计与验证实验指导书电子科技大学微电子与固体电子学院实验名称数字集成电路版图设计与验证一、实验目的与意义随着IT产业的迅猛发展，微电子集成电路在通讯、计算机及其他消费类电子产品中的重要地位日益突出，而IC的生产和设计技术水平是决定IC芯片性能的两大要素。
该实验是正向设计中电路仿真完成之后、工艺制版之前的必须环节，与其他实验相结合，可以使学生对当前国际主流的IC设计技术流程有较完整的认识。
本实验是基于微电子技术应用背景和《微电子集成电路》课程设置及其特点而设置，为IC设计性实验。
其目的在于：•根据实验任务要求，综合运用课程所学知识自主完成相应的数字集成电路版图设计，掌握基本的IC版图布局布线技巧。
•学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的自动布局布线设计与验证。
通过该实验，使学生掌握数字专用集成电路版图设计的流程，加深对课程知识的感性认识，增强学生的设计与综合分析能力，掌握自主进行数字集成电路版图设计与验证的基本方法，进而为今后从事科研、开发工作打下良好基础。
二、实验原理2. 1 Cadence 环境的调入1、在UNIX 操作系统的Terminal窗口下→ cd user/userxxx/studname/Project→ icms& 或icfb&2、出现CIW(command Interpreter window)命令解释画面3、点选在CIW窗口的上面工具列Tools→Library Manager，会出现LM窗口LM(Library Manager)2. 2 建立新的Library1.点选LM窗口上面的工具列File→New→Library2.会产生New Library画面3.出现下图画面1.在name填上Library名称2.点选下面的OK4.出现Load Technology File窗口，添加工艺文件2.3 电路版图的自动布局布线2.3.1 启动Automatic Layout Tool1.打开已经设计完成的电路图Schemic2.点选 Tools --> Design Synthesis --> Device-Level Editor ，将弹出对话框，定义版图名，最好取与前面cell view 相同的名字。
cadence_实验
• 4、vi .cdsinit 在文件的最后一行的上面添加如下 内容(添加内容的前面没有分号) ： • load(“/opt/mentor/caliber/lib/caliber.skl”) • load(“/opt/mentor/caliber/lib/caliber.4.3.skl”) • 主要用于版图的验证使用 • 如图所示：
• 接着添加vdd 与gnd
• 添加管脚，使用快捷键p，Pin Names 为in，Direction 为input， Usage 为schematic，然后在原理图编辑窗口空白处点击一下鼠标， 会出现输入管脚in 。
• 使用相同的方法，添加输出管脚out，此时Pin Names 为out， Direction 为output，Usage 为schematic 。
•
• 创建视图单元/原理图（cell view）：在主 窗口中Tools->Library Manager，在 Library 中单击 wo(刚才建立的新库），在 Library Manager 窗口，然后选择File->New->Cell View，设置Cell Name为inv，View Name 为Schematic，Tool为ComposerSchematic，点击OK ，弹出Schematic Editing的空白窗口。
一、实验环境搭建
• 1、解压TSMC0.35.tgz 使用命令：tar –xzf TSMC0.35.tgz • 2、新建一个工作目录：mkdir jiang 将用到的工艺文件和 显示文件（在TSMC035/Virtuoso 下面）拷贝至工作目录 jiang下 。 • 工艺文件：035ms.tf 显示文件：display.drf • 3、拷贝IC工具自带的.cdsinit文件到工作目录jiang下面 3 IC .cdsinit jiang • cp /opt/asic_labs/apps/IC5141/tools.lnx86/dfII/cdsuser/.cdsi nit ./ • 这样，在原理图和版图界面中就可以使用快捷键了。
cadence版图使用说明
目录目录 (1)设计环境介绍 (2)工作站常用命令 (2)运行Cadence (6)运行Layout (10)运行schematic的编辑 (15)生成schematic symbol (18)运行Artist的仿真环境 (20)设计示例的简单介绍 (21)设计环境介绍典型的全定制Full-Custom模拟集成电路设计环境1. 集成的设计环境－Cadence Design Framework II是众多Cadence 工具集成在一起的统一的界面，通过这个架构,不用繁琐的数据格式转换，就可以方便的从一个工具转到另一个工具。
其中包括很多软件，如：原理图编辑工具-Composer布局编辑工具-Candence virtuoso布局验证编辑工具-Diva, Dracula2. 电路网表或原理图编辑环境－Text editor / schematic editor3. 电路模拟软件－spice操作系统环境和硬件平台1.SUN工作站；UNIX系统2.运行Linux的PC3.作为终端的PC工作站常用命令一、在terminal窗口键入的基本命令：1. ls：列出目录下所有文件。
2. clear：清除terminal窗口里的内容。
3. pwd：显示目前工作的目录。
4. cd：改变当前目录。
5. rm：刪除文件。
6. cp：复制文件。
7. mv：移动文件。
8. mkdir：建立目录。
9. rmdir：刪除目录。
10. find：寻找文件。
11. passwd：改变当前用户密码。
12. finger：显示当前用户信息。
二、基本操作和命令的使用介绍：1.从PC登录工作站，一般使用exeed或Xmanager。
login ：___________(输入username)password：___________(输入密码)2.登出步骤：点击exit3.在线命令说明（以下的example% 表示系统的提示符）example% man [command-name]4. 改变当前目录example% cd [name]Example：example% cd dir1 改变目录位置，至dir1目录下。
集成电路版图设计cadence设计流程
集成电路版图设计cadence设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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cadence 规则
在电子设计自动化（EDA）领域，Cadence是一家提供EDA工具的知名公司。
在Cadence的工具中，设计规则（Design Rules）是设计流程中的关键部分。
这些规则定义了电路板或芯片的物理和电气特性，确保设计在制造和操作过程中能够正常工作。
在本文中，我们将深入探讨Cadence设计规则的重要性、不同类型的规则以及它们在EDA工具中的应用。
### **1. Cadence设计规则的重要性:**设计规则在EDA工具中的重要性不可忽视，它们有助于确保设计的可靠性、性能和可制造性。
以下是一些设计规则的重要方面：#### **可靠性和性能:**设计规则确保电路在操作中的可靠性和性能。
通过定义电路中各个元件的准确位置、尺寸和连接方式，规则确保电路在预期工作条件下能够稳定运行。
#### **制造可行性:**设计规则在制造过程中起到了至关重要的作用。
它们确保设计是可制造的，可以满足制造工艺的要求。
例如，规定最小特征尺寸、间距和层间连接的规则有助于确保制造过程的成功。
#### **减少错误和返工:**遵循设计规则有助于减少设计中的错误和需要返工的可能性。
通过在设计阶段检测和解决问题，可以提高整个设计流程的效率，并减少后续阶段的成本。
#### **提高设计团队协作:**规则的使用也有助于提高设计团队之间的协作。
它们提供了设计的标准，确保每个设计者都遵循相同的规范，从而简化了设计审核和交接的过程。
### **2. Cadence设计规则的分类:**在Cadence工具中，设计规则可以分为多个类别，每个类别都关注电路设计的不同方面。
以下是一些常见的设计规则类别：#### **物理设计规则:**- **DRC（Design Rule Check）规则：** DRC规则关注电路的物理布局，确保元件之间的间距、连接等满足工艺和制造的要求。
- **LVS（Layout vs. Schematic）规则：** LVS规则用于验证布局与原理图之间的一致性，确保设计与预期的电气特性相匹配。
Cadnece版图设计技巧总结
Cadnece版图设计技巧总结Cadence 版图设计技巧总结在集成电路设计领域，Cadence 版图设计是至关重要的环节。
它不仅关系到芯片的性能、功耗和可靠性，还直接影响到芯片的制造成本和生产周期。
对于版图设计师来说，掌握一些实用的技巧能够显著提高设计效率和质量。
接下来，就让我们一起深入探讨 Cadence 版图设计中的那些关键技巧。
一、布局规划良好的布局规划是成功版图设计的基础。
在开始设计之前，需要对整个芯片的功能模块进行合理划分，并确定它们之间的连接关系。
这有助于减少布线长度，降低寄生电容和电阻，从而提高芯片的性能。
首先，要考虑电源和地的分布。
电源和地网络应该尽可能地均匀分布，以减少电压降和噪声。
可以采用多层金属来构建电源和地的平面，以提供低阻抗的路径。
其次，对于高速信号线路，要尽量缩短其走线长度，并避免穿越其他信号密集区域。
同时，要注意信号之间的隔离，以防止串扰。
另外，在布局时还要预留足够的空间用于放置 ESD（静电放电）保护器件、测试结构和封装引脚等。
二、器件匹配在模拟和混合信号电路中，器件的匹配性对性能有着重要影响。
为了实现良好的匹配，需要遵循一些原则。
首先，将需要匹配的器件放置在相邻位置，并采用相同的方向。
这样可以减少由于工艺偏差引起的不匹配。
其次，对于对称的电路结构，要保持布局的对称性。
例如，差分放大器的两个晶体管应该具有相同的环境和布局。
此外，在布线时，要确保匹配器件的连线长度和宽度相同，并且走在相同的层次上。
三、布线策略布线是版图设计中的关键步骤之一。
合理的布线策略可以减少信号延迟、串扰和功耗。
对于电源线和地线，要使用较宽的金属线来降低电阻。
同时，要避免出现锐角和狭窄的通道，以防止电流集中和电迁移现象。
对于信号线，要根据信号的频率和特性选择合适的布线层次。
高频信号通常需要走在顶层金属层，以减少寄生电容。
在布线过程中，要注意控制走线的阻抗，以保证信号的完整性。
另外，要合理设置过孔的数量和位置。
Cadence版图设计环境的建立及设计规则的验证.
Cadence版图设计环境的建立及设计规则的验证摘要：对版图设计需要的工艺库（technology file）文件、显示（display）文件的书写进行了详细分析，并对设计规则验证（DRC）中遇到的问题进行了解释。
关键词：工艺库；显示文件；设计规则验证；版图Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比拟的，故一直以来都受到了广大EDA工程师的青睐［1］，然而Virtuoso工具的工艺库的建立和Dracula的版图验证比较繁琐。
本文将从Virtuoso的工艺库的建立及Dracula版图的设计规则验证等方面做详细介绍。
1Technology file与Display Resource File的建立版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形［2］。
与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。
否则，用隐含的库将没有版层，即LSW窗口是空框，无法画图。
因此，在设计版图前必须先建立工艺库，且要有显示文件（display resource file）displaydrf。
technology file中应包含以下几部分［3］：层定义（Layer definitions）、器件定义（Device definitions）、层物理电学规则（Layer, physical and electrical ru les）、布线规则（Place and route rules）和特殊规则（Rules specific to individual Cadence applications）。
层定义中主要包括：(1)该层的用途设定，用来做边界线的或者是引脚标识的等，有cadence系统保留的，也有用户设定的。
(2)工艺层，即在LSW中显示的层。
基于Cadence的电路版图绘制及验证PPT文档30页
16、自己选择的路、跪着也要把它走 完。 17、一般情况下)不想三年以后的事， 只想现 在的事 。现在 有成就 ，以后 才能更 辉煌。
18、敢于向黑暗宣战的人，心里必须 充满光 明。 19、学习的关键--重复。
20、懦弱的人只会裹足不前，莽撞的 人只能 引为烧 身，只 有真正 勇敢的 人才能 所向披 靡。
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71、既然我已经踏上这条道路，那么，任何东西都不应妨碍我沿着这条路走下去。——康德 72、家庭成为快乐的种子在外也不致成为障碍物但在旅行之际却是夜间的伴侣。——西塞罗 73、坚持意志伟大的事业需要始终不渝的精神。——伏尔泰 74、路漫漫其修道远ห้องสมุดไป่ตู้吾将上下而求索。——屈原 75、内外相应，言行相称。——韩非
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Cadence版图设计环境的建立及设计规则的验证
摘要：对版图设计需要的工艺库（technology file）文件、显示（display）文件的书写进行了详细分析，并对设计规则验证（DRC）中遇到的问题进行了解释。
关键词：工艺库；显示文件；设计规则验证；版图
Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比拟的，故一直以来都受到了广大EDA工程师的青睐［1］，然而Virtuoso工具的工艺库的建立和Dracula的版图验证比较繁琐。
本文将从Virtuoso的工艺库的建立及Dracula版图的设计规则验证等方面做详细介绍。
1Technology file与Display Resource File的建立
版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形［2］。
与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。
否则，用隐含的库将没有版层，即LSW窗口是空框，无法画图。
因此，在设计版图前必须先建立工艺库，且要有显示文件（display resource file）displaydrf。
technology file中应包含以下几部分［3］：层定义（Layer definitions）、器件定义（Device definitions）、层物理电学规则（Layer, physical and electrical ru les）、布线规则（Place and route rules）和特殊规则（Rules specific to individual Cadence applications）。
层定义中主要包括：
(1)该层的用途设定，用来做边界线的或者是引脚标识的等，有cadence系统保留的，也有用户设定的。
(2)工艺层，即在LSW中显示的层。
(3)层的优先权，名字相同用途不同的层按照用途的优先权的排序。
(4)层的显示。
(5)层的属性。
器件模块中可以定义一些增强型器件、耗尽型器件、柱塞器件、引脚器件等，这些器件定义好之后，在作版图时可以直接调用该器件，从而减轻重复的工作量。
层、物理、电学规则的模块包括层与层间的规则，物理规则和电学规则。
层规则中定义了通道层与柱塞层。
物理规则中主要定义了层与层间的最小间距，层包含层的最小余量等。
电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。
布线规则主要为自动布局布线书写的，在启动自动布局布线时，将照该模块中定义的线宽和线间距进行［4］。
书写工艺规则文件时主要应包括以下几项：
显示对于版图设计也很重要，因此要有自己的显示文件（display resource file）displ aydrf。
显示文件应包括以下几个部分［3］：显示器的介绍（显示器中的监控器、绘图仪等的指标）drDefineDisplay()、颜色定义（颜色的定义）drDefineColor()、条纹定义（条纹的定
义）DefineStipple()、线形定义（线形的定义）drDefineLineStyle()、显示包定义（列出各层分别对应的颜色、条纹、线形）
2Virtuoso工具的使用
启动Virtuoso最简单的方法是通过CIW打开或者新建一个单元的版图视图。
启动后出现Virtuoso界面及LSW窗口，从LSW窗口中选择所需要的层画图即可［5］。
Virtuoso作为版图设计，其界面比较容易方便掌握。
3设计规则的书写
电路设计师希望电路设计尽量紧凑，而工艺工程师却希望是一个高成品率的工艺。
设计规则是使他们都满意的折衷［2］。
所以设计规则的编写必须非常规范。
设计规则是一个由用户创建的包含Dracula命令的文本文件，这些命令指定了设计中所用到的验证操作，在结构上主要包含描述块Description block、层定义块Inputlayer block、操作命令块Operation block 三部分。
(1)描述块Description block
这部分定义了Dracula运行于何种系统平台，也包含了要进行验证的版图的一些信息，例如：执行模式、版图模块名称、输入/输出的文件名和格式等。
(2)层定义块Inputlayer block
这部分用来将版图层编号或名称与Dracula层的名称联系起来，同时规定Dracula所需要的关于层的其他信息，在操作命令块中使用到这些层时，可以使用该层的名称。
以下为有关层定义块的示例。
*inputlayer
;layer name ingds description
(3)操作命令块Operation block
这部分主要通过对已定义的层进行逻辑操作，如AND、OR等以进行器件的识别。
此外，还定义将要运行的操作并对出现的错误进行标记，其中必须包含DRC命令，该命令指定Dracula 进行DRC验证操作。
4设计规则的验证
设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，Cadence中进行版图验
证的工具主要有dracula和diva。
Dracula为独立的验证工具，不仅可以进行设计规则验证（ DRC），而且可以完成电学规则验证（ERC）、版图与电路验证（LVS）、寄生参数提取（LPE ）等一系列验证工作，功能强于Diva［6］。
通过CIW窗口中的Export→Stream菜单，将版图转变成GDS2格式文件*gds，并存到运行目录下。
在创建了规则文件之后，就可以使用PDRACULA预处理工具对其进行编译。
首先，检查规则文件中的语法错误，通过后方可对规则文件进行编译，并将结果存为可执行文件进行或，这个可执行文件包含了提交Dracula 任务的命令。
在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。
如果库不位于当前运行目录，则由Pdracula建立一个从库到运行目录的链接，并将其加入上述可执行文件中，经jxrun.con执行后产生的错误文件（*DAT）。
打开要验证单元的版图界面，点击file下的Dracula Interactive，DRC，LVS，LPE等窗口弹出在菜单栏上，在DRC菜单下的setup中，给出错误文件的路径，即可将错误报告与Virtuo so的图形界面结合起来，根据错误层的提示，在图中直接修改即可。
根据错误报告的提示，修改版图的步骤为：
（1）将错误文件导入Virtuoso界面。
（2）找到错误层，根据错误提示进行修改。
｜
（3）更新gdsII，编译规则文件，进行DRC验证，重复上述（1），（2）操作，直至版图完全通过DRC验证。
有一类错误比较隐蔽，称为offgrid错误［7］。
这类错误是因为位置位于最小栅格的内部造成的，这样的版图在制版中因分辨率的限制会对尺寸四舍五入，造成数据的失真，甚至可能违反设计规则，故必须修改。
在最高层的offgrid错误易于修改，移动该层或线使其位于栅格边界上，在底层的错误要descend数层后，修改instance才可完成。
5结语
在IC设计过程中，利用Virtuoso做版图的layout，用Dracula作为验证工具，这是比较完美的搭配。
要想快速、准确地完成版图的Layout，就需要正确书写technologe file 文
件、display文件及设计规则文件，以及在设计规则验证时快速的定位错误并修改之，所以掌握这些技能可以减少了设计流程的反复，进而显著降低设计的成本、提高设计的可靠性。
参考文献
［1］ Cadence installation guide, Cadence company, product Version2.1.2001，Cadence design systems Inc Printed in the United States of America
［2］程未，冯勇建，杨涵.集成电路版图（layout）设计方法与实例［J］.现代电子技
术,2003 ，26(3)：7578
［3］ Technology file and display resource file user guide Product version 5.0, Jan uary 2003 Cadence design systems Inc. Printed in the United States of America
［4］ Virtuoso layout accelerator user guide, product Version 4.4.6, June 20 00，Cadence design systems Inc. Printed in the United States of Americ a
［5］ Virtuoso layout editor user guide, product Version 5.0, June 2000，Cadence desi gn systems Inc. Printed in the United States of America
［6］石春琦，吴金，常昌远，等.LVS 版图验证方法的研究［J］.电子器件，2002，25（2）： 165169
［7］孙润.Tanner集成电路设计教程［M］.北京：北京希望电子出版社,2001。