版图设计规则
Virtuoso_Layout_版图基本知识课件
S/D
Gate
D/S PSG
Poly
N-imp
P-sub
The cross section of mos
Virtuoso_Layout_版图基本知识
Layout
Layout of cmos transistors
Pwell P-imp Active Poly
N-imp contact
Virtuoso_Layout_版图基本知识
N -im p c o n ta c t
Oxide/Iso Substrate
Al
注：我们在这里指出各个层次说明是为了更好的对下面的实例进行分析
Virtuoso_Layout_版图基本知识
CMOS Transistor Introduction
Virtuoso_Layout_版图基本知识
MOS(Cross section)
?集成电路的制造收到工艺水平的限制受到器件物理参数的制约为了保证器件正确工作和提高芯片的成品率要求设计者在版图设计时遵循一定的设计规则designrule这些设计规则直接由流片厂家提供
版图基本知识
MOS器件简介
2009年11月25日
市场IDEA 结构定义 系统设计仿真 电路设计仿真 版图设计 原型&测试 大规模生产
工具介绍
• 我们现阶段主要使用的版图软件有基于 PC的 chiplogic 、 Tanner 公 司 的 L-edit 、 基 于 Cadence的Virtuoso
Virtuoso_Layout_版图基本知识
virtuoso 使用流程
• 登录到工作站 • 创建版图库、版图单元 • 确立相关技术文件以及配置
Virtuoso_Layout_版图基本知识
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
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举例：
功能描述 x=a’b+ab’ 的逻辑图
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CMOS与非门的电路图
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场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
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版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
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要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
版图设计
λ规则的特点和局限
线性尺度只是在一个有限的范围内有用， 当尺寸降低到大的范围时候，不同层的联 系会以非线性方式改变 变尺度设计具有保守性。当不同工艺间重 现时候，必须重现最差规则，会引起低密 度设计 以电路密度为主要目标时候，常采用微米 规则。
五、版图设计的基本步骤
以pmos为例
1. 画出有源区 2. 画栅 3. 画整个pmos。 为了表明我们画的是pmos管， 我们必须在刚才图形的基础上添加一个 pselect层，接着，我们还要在整个管子外围 画上nwe必须连接 到vdd 5. pmos管必须连接到输入信号源和电源上，因 此我们必须在原图基础上布金属线。
一、版图
Layout表现了电路的物理形态。Layout必须包含工厂 制造mask所须的全部信息。实际的mask图形来自于 对layout进行的逻辑及图形操作（比如逻辑或、与 及尺寸的放大和缩小等）。 Layout还包含了电路元器件的内部连接。电路之间的 连接及布局差的layout来 讲，都会因为寄生的存在，而降低了电路的性能。 ＊ 寄生电阻源于元器件的相互连接(连线和contacts)； ＊ 寄生电容源于平行或相互交叉的连线； ＊ 不相匹配的元器件源于不规则的电路设计。 这些寄生情况，电路设计者应作出估计并加以控制。
版图设计
ASIC Training Center
集成电路版图设计是一门技术， 集成电路版图设计是一门技术，它需要设计者具有电路 系统原理与工艺制造方面的基础知识。 系统原理与工艺制造方面的基础知识。但它更需要设计者 的创造性、空间想象力和耐性， 的创造性、空间想象力和耐性，需要设计者长期工作的经 验和知识的积累， 验和知识的积累，需要设计者对日新月异的集成电路发展 密切关注和探索，总之，集成电路版图设计不仅仅是一门 密切关注和探索，总之， 技术，也是一门艺术。 技术，也是一门艺术。 设计出一套符合设计规则的“正确”版图也许并不困难， 设计出一套符合设计规则的“正确”版图也许并不困难， 但要设计出最大程度体现高性能低功耗低成本、 但要设计出最大程度体现高性能低功耗低成本、能实际可 靠工作的芯片版图却不是一朝一夕能学会得事情。 靠工作的芯片版图却不是一朝一夕能学会得事情
版图培训第二讲_design rule
讲答：都可以下载到电脑上么？不行的话我发mail.美女1: 可以美女2:有中文版本的吗？讲答：没有讲答：并且所有的厂家提供的design rule都是英文版的美女3:表示英语太差伤不起啊讲答：没事，你看过几份design rule都就好了，大家用词跟在意的点是一样的。
美女3: 是不是都差不多的讲答：嗯美女3: 那就好讲答：并且里面有图指示，然后有的design rule允许copy整段用google翻译，有任何不明白的都可以问。
讲答：刚刚那份文件，1-5页都是讲的过去的版本信息，讲了分别更新了什么，大家可以不看，从第6页开始看。
讲答：第6页，表示文件号为：TD-MM18-DR-2003，这个是告诉你这个工艺文件是0.18 混合信号，1.8伏/5伏的制程的设计规则。
讲答：1.8v/5v的意思呢，是说这个工艺生产出来的device(器件)的耐压，有部分器件是工作在1.8v电源电压下，有部分器件是工作在5v电源电压下。
讲答：如果看到14页了跟我说一下，我给大家解说一下这些层。
讲答：对于14页，在Process Name这一列，就是讲了这个工艺提供的各个layer的命名。
讲答：里面的AA，描述说是active area/SDG，active就是有源区，也就是说我们资料里的DIFF，这个工艺给命名为AA。
讲答：NW --就是N阱，N-Well ，GT--就是poly 。
帅哥1: gt 是gate吗讲答：是的，gt就是gate帅哥1: DNW NW有啥不同？讲答：DNW是另外一个N-Well,解释说是深NWell，就是它往硅片里注入的深度更加的深，当然，掺杂浓度要比NWell浅，意思是NWell如果说是N-,那DNW可以理解为N--。
讲答：SN--nimp，n注入，SP-pimp,p注入，CT就是cont，讲答：DG 这一层，他给的描述是Dual Gate,就是这个意思，我们画nmos/pmos是有的会加上这一层，有的不加，不加这一层的mos的耐压（能够承受的电压）就是1.8v，加了这一层的mos的耐压就是5v，有这一层跟没有这一层，在foundry生产加工上是有区别的。
芯片版图设计
芯片版图设计芯片版图设计是芯片设计的核心环节，它是将芯片电路设计文件转化为实际可以被制造的芯片版图的过程。
芯片版图设计涉及到电路布局、布线规则、功耗和信号完整性等方面，对芯片性能和可靠性有重要影响。
本文将介绍芯片版图设计的主要内容和流程。
芯片版图设计的主要内容包括电路网表、物理布局、电路布局、布线规则和接口电路设计等。
电路网表是芯片设计的基础，它描述了芯片中各个元件之间的互连关系。
物理布局是将电路网表中的元件在芯片上的具体物理位置确定下来，它考虑了元件之间的相对位置和布局约束。
电路布局是在物理布局的基础上对各个元件的电路连接进行布局，它考虑了信号的传输和电路的功耗。
布线规则是指芯片上各个元件之间的电路布线时需要满足的约束条件，它包括布线层次、电源与地的布线和电路阻抗的控制等。
接口电路设计是指芯片与外部系统之间的数据传输和信号处理的设计，它包括输入输出接口、时钟和复位电路的设计。
芯片版图设计的流程一般包括以下几个步骤。
首先是电路网表的生成，可以通过芯片设计软件自动生成，也可以手动编辑。
然后是物理布局的确定，根据芯片的规格和性能目标，确定各个元件的布局和位置。
接着是电路布局的设计，包括电路连接的布局和信号线的长度控制。
布线规则的制定是在芯片布局的基础上进行的，根据芯片的制造工艺和布线层次的限制，确定布线规则的相关参数。
接口电路的设计是芯片版图设计的最后一个环节，通过设计输入输出接口、时钟和复位电路等，确保芯片与外部系统的正常通信和工作。
芯片版图设计需要充分考虑芯片规格和性能要求，同时也要考虑制造工艺和布线层次的限制。
在设计过程中，需要进行电路模拟和仿真，确保电路的正确性和可靠性。
此外，布局和布线的优化也是芯片版图设计的关键，可以通过布线层次的合理划分、电源和地的布局和导引线的优化等手段，提高芯片的性能和可靠性。
综上所述，芯片版图设计是芯片设计中不可或缺的环节，它直接影响芯片的性能和可靠性。
芯片版图设计的内容包括电路网表、物理布局、电路布局、布线规则和接口电路设计等。
第二讲 版图设计基础xin
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
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图1.10
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CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
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（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
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须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
集成电路版图设计
第十四讲集成电路版图设计刘毅主要内容z版图概述•设计规则•天线效应z模拟电路的版图技术•叉指晶体管•对称性•参考源的分布z设计规则文件z(1)由于制造过程中不可避免地存在对准偏差，所以为保证晶体管被包含在n阱内，应使n阱环绕器件时留有足够的余量。
z(2)每个有源区(源/漏区以及与n阱相连的n区)都被相应的注入区图形包围，且有源区边界与注入区边界之间有足够的间距。
z(3) 栅区需要一块独立的掩模。
z(4)接触孔掩模窗口提供了有源区和多晶硅到第一层金属的连接。
最小宽度z定义：掩模上定义的几何图形的宽度(和长度)必须大于一个最小值，该值由光刻和工艺的水平决定。
最小间距z定义：在同一层掩模上，各图形之间的间隔必须大于最小间距，在某些情况下，不同层的掩模图形的间隔也必须大于最小间距。
最小包围最小延伸z有些图形在其它图形的边缘外还应至少延长一个最小长度。
CMOS工艺通常包括了150个以上的版图设计规则z A1：有源区一有源区间距z A2；金属宽度z A3：金属一金属间距z A4：有源区对接触孔的包围z A5：多晶硅—有源区间距z A6：有源区一阱间距z A7：阱对有源区包围z A8：多晶硅一多晶硅间距天线效应z假设一个小尺寸MOS管的栅极与具有很大面积的第一层金属连线接在一起，在刻蚀第一层金属时，这片金属就像一根“天线”，收集离子，使其电位升高。
因此，在制造工艺中这个MOS管的栅电压可增大到使栅氧化层击穿，而这个击穿是不能恢复的。
模拟电路的版图技术z叉指晶体管z对称性z参考源的分布叉指晶体管对称性参考源的分布设计规则文件z设计规则文件z基本语法z设计规则的建立基本语法z(gate1) = (Poly) AND (Active)z1.1 Well Minimum WidthType: Minimum Width, Distance: 10 Lambda Layer: N Wellz1.3 Well to Well(Same Potential) SpacingType: Spacing, Distance: 6 Lambda Layer: N Wellz2.4a WellContact(Active) to Well Edge Type: Surround:0, Distance: 3 Lambda Layer: n ActiveLayer: ActiveANDLayer: N SelectANDNOT Layer: NPN IDLayer: N Wellz7.4 Metal1 Overlap of ActiveContact Type: Surround, Distance: 1 Lambda Layer: Active ContactLayer: Metal1z3.3 Gate Extension out of Active Type: Extension, Distance: 2 Lambda Layer: ActiveLayer: Poly。
集成电路版图设计与工具 PPT课件
问题讨论： （3）接触 版图设计中通常需要有多种接触，例如，金 属和P型扩散区接触、金属和N型扩散区接触、 金属和多晶硅的接触以及衬底接触等。根据工 艺不同，还有“隐埋”型多晶硅-扩散区接触和 拼合接触。 通常，制作芯片的衬底被划分成多个“阱” 区，每个孤立的阱必须利用衬底接触来接合适 的电源电压。将两个或多个金属和扩散区接触 用金属连通起来，称为合并接触。
问题讨论： （2）MOS管的规则
在多晶硅穿过有源区的地方，源和漏扩散区被多晶硅 区所掩蔽。因而，源、漏和沟道是自对准于栅极的。 重要的是，多晶硅必须完全穿过有源区，否则制成的 MOS管就会被源、漏之间的扩散通路所短路。为确保 这一条件得到满足，多晶硅必须超出扩散区边界，例 如该硅栅工艺中规则3.4中规定的1.5μm，这常常称 为“栅伸展”。同时，有源区也必须在多晶硅栅两边 扩 展，这样才能有扩散区存在，使载流子进入和流出沟 道，例如规则3.5规定的3.0μm就是保持源区和漏区 所必需的。
电学设计规则还为合理选择版图布线层提供了 依据。集成电路工艺为设计者提供了多层布线 的手段，最常用的布线有金属、多晶硅、硅化 物以及扩散区。但这些布线层的电学性能大不 相同。
随着器件尺寸的减小，线宽和线间距也在减小， 多层布线层之间的介质层也在变薄，这将大大 增加走线电阻和耦合电容，特别是发展到深亚 微米级和纳米之后，与门延迟相比，布线延迟 变得越来越不可忽略。因此，版图布线必须合 理选择布线层，尽可能地避免布线层电学参数 的影响。
为了工艺上按比例缩小或版图编辑的需要， 合并接触采用图4.9（a）所示的分离式接触结 构，而不采用图4.9（b）的合并长孔结构。
4.3 电学设计规则与布线
电学设计规则给出的是由具体工艺参数抽象 出的器件电学参数，是晶体管级集成电路模拟 的依据。与几何设计规则一样，对于不同的工 艺和不同的设计要求，电学设计规则将有所不 同。通常，特定工艺会给出电学参数的最小值、 典型值和最大值。上述N阱硅栅CMOS工艺的 部分电学设计规则的参数名称及其意义如表4.8 所示。
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版图设计规则
(一)、设计的类型 • Minimum Width • Exact Width • Not Exist • Spacing • Surround • Overlap • Extension • Density
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版图设计规则
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版图设计规则
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版图设计规则的应用
•多晶硅条最小宽度5 um Poly minum width =5 um
• 多晶硅条最小间距5 um poly to poly spacing=5 um
• 离子注入区对有源区最 小覆盖10 um
• 铝引线孔7.5*7.5 um*um
p-select surround active =10 um n-select surround active
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CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼容，是否 符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离 远一些，使pnp，抑制Latch-up，尤其是输出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元 设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温度分布是 否合理。
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平 面隔离工艺。由此确定工艺路线及光刻掩膜版的块数。
由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
4、Metal1 Contact to P-Select spacing=5um
Metal1 Contact to N-Select spacing=5um
• 铝条对铝引线孔最小 覆盖2.5um
• 引线孔距扩散区最小 距离5um
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3. 版图设计的准备工作
在进行版图设计以前，必须进行充分的准备工作。 一般包括以下几方面。
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2、单元配置恰当 （1）芯片面积降低10%，管芯成品率/ 圆片 可提高1520%。 （2）多用并联形式，如或非门，少用串 联形式，如与非门。 （3）大跨导管采用梳状或马蹄形，小跨 导管采用条状图形，使图形排列尽可能规 整。
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3、布线合理
1）布线面积往往为其电路元器件总面积的几倍，在多层布线中 尤为突出。 2）扩散条/多晶硅互连多为垂直方向，金属连线为水平方向， 电源地线采用金属线，与其他金属线平行。 3）长连线选用金属。 4）多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。 5）注意VDD、VSS布线，连线要有适当的宽度。 6）容易引起“串扰”的布线（主要为传送不同信号的连线）， 一定要远离，不可靠拢平行排列。
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②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
优点：版图设计独立于工艺和实际尺寸。
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2. 微米设计规则
80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。
适用于有经验的设计师以及力求挖掘工艺潜 能的场合。目前一般的MOS IC研制和生产中， 基本上采用这类规则。其中每个被规定的尺寸 之间没有必然的比例关系。显然，在这种方法 所规定的规则中，对于一个设计级别，就要有 一整套数字，因而显得烦琐。但由于各尺寸可 相对独立地选择，所以可把尺寸定得合理。
1. 设计规则或规整格式设计规则
70年代末，Meed和Conway倡导以无量纲的“”为单位 表示所有的几何尺寸限制，把大多数尺寸（覆盖，出头等等） 约定为的倍数。通常取栅长度L的一半，又称等比例设计规 则。由于其规则简单，主要适合于芯片设计新手使用，或不要 求芯片面积最小，电路特性最佳的应用场合。在这类规则中， 把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。与工 艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限 以及掩膜版之间的最大套准偏差。
=10um Metal1 Contact Exact Size
=7.5umபைடு நூலகம்
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版图设计规则的应用
1、Metal1 Minimum Width =10um
•铝条最小宽度10um
2、Metal1 to Metal1 Spacing=10um •铝条间距最小10um
3、Metal1 surround Contact=2.5um
Pwell to pwell spacing =20um
• P阱对有源区的最小 覆盖10um
p-well surround active =10um
• 有源区最小宽度10um Active minium width =10um
• 有源区最小间距10um Active to Active Spacing =10um
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要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
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版图设计规则 （3）Not Exist
在指定的层上，所有object都不能存在.这 是唯一不含距离的规则
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版图设计规则
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版图设计规则
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版图设计规则
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版图设计规则
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版图设计规则的应用
• p阱之间间距20um.