版图绘制及VIRTUOSO使用
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Virtuoso软件的使用技巧
添加元件
修改元件属性
每次 重新 打开 电路 图都 要进 行设 置。
连线需要注意：1、规则 2、快捷
Check and save
添加管脚需要注意： 1、命名 2、方向
Make a symbol：Design →Create Cellview →From Pin List
管脚命名必须与电路图中一致
• Virtuoso的主要功能有： 1、绘制电路图 2、绘制版图 3、模拟电路的仿真分析(specture)
• Virtuoso其他功能：Verilog-Editor、 VerilogAEditor、 VHDL-Editor、 VHDLAMS-Editor、 Graphics-Editor、Text-Editor
LVS-2
• • • • • • • • • • • • • • • • • • • • • • 111 # add full/relative path to replace xxx 112 setenv SOURCE_PATH "/home/zhaozhe/lvs_as/op_schematic" 113 #setenv SOURCE_PATH "mpw_08" 114 #setenv SOURCE_PATH "good" 115 116 # add schematic topcell name to replace xxx 117 setenv SOURCE_PRIMARY "opamp" 118 119 #setenv SOURCE_PRIMARY "top_ma" 120 #setenv SOURCE_PRIMARY "HDPWM_top_with_buffer" 121 #setenv SOURCE_PRIMARY "dual_vco_top" 122 #setenv SOURCE_PRIMARY "dual_vco_vc_gen" 123 124 # add full/relative path to replace xxx 125 setenv LAYOUT_PATH "/home/zhaozhe/lvs_as/OP_CL_3p.calibre.gds" 126 #setenv LAYOUT_PATH "mpw_08.gds" 127 #setenv LAYOUT_PATH "../gdsDPWM/dual_vco_top.gds" 128 129 # add layout topcell name to replace xxx 130 setenv LAYOUT_PRIMARY "OP_CL_3p" 131 #setenv LAYOUT_PRIMARY "mpw_08" 132 #setenv LAYOUT_PRIMARY "HDPWM_top_with_buffer"
版图绘制及Virtuoso工具软件
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
17/ 103
版图设计规则简介
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
18/ 103
版图设计规则简介(续)
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
19/ 103
PMOS电流源负载差分对
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
20/ 103
Virtuoso软件的 简介及使用
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
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创建一个新库
File->New->Library
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
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创建Layout Cellview
File->New->Cellview
指定Cellview编辑模式
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
23/ 103
Layout Editor Window
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
cadence芯片版图设计工具-virtuso
5 、LVS .............................................................................................................................................12 5．1、准备版图的 GDS 文件 ......................................................................................................12 5．2、准备电路网表 .................................................................................................................... 12 5．3、用 LOGLVS 转换电路网表成 LVS 要求格式 ...................................................................14 5．4、修改 lvs 的命令文件 .........................................................................................................14 5．6、运行 dracula 来生成 lvs 任务的可执行文件 ...................................................................14 5．7、在控制台下，运行 文件..................................................................................14 5．8、查看错误 ............................................................................................................................ 14 5．9、修改.................................................................................................................................... 15
Cadence IC版图工具Virtuso的使用简介
目录下，随着 icfb的启动，各层颜色就会被载入。 如果在打开layout后各层没有被调入，详见后面（如 何调入版图的层）。
建立一个库（续）
3.在CIW窗口中点击file/ new/ library….. 给库任意取名字（如：lib_1），在右侧选 compile a new techfile. （如图） 点击OK，填入工艺文件的路径和名称。
DRC检查（续）
DRC检查（续）
• 在CIW窗口中查找错误
• 回到layout中改正错误，并重新做DRC。反复修改，直到所 有错误都被修改。
LVS检查
• DRC保证了版图能够在流片中没有违规 • LVS则保证了流片出来逻辑功能的正确性。 • LVS＝layout versus schematic • 步骤：
建立一个库（续）
4.在CIW窗口中点击tools/ library manager 我们就看到了新建的库lib_1 在下拉菜单中选择new/ cell view，取一个cell name：INV。 在该窗口中点击tool选择Virtuoso。 OK！这样就建立了一个画版图的平台。
如何调入版图的层
• N-Well
N-Well的规则（续）
Island and Poly
Island and Poly（续）
Poly
PLUS
PLUS（续）
Contact and Metal-1
Contact
Metal-1
Via-1
Metal-2 and Via
Metal-3
Cadence 版图工具Virtuoso简介
作者：卢俊 2006－7－5
内容安排
• 本次上机实验的任务 • 使用Virtuoso设计版图的步骤简介 • 电子58所0.5um工艺设计规则介绍
建立一个库（续）
3.在CIW窗口中点击file/ new/ library….. 给库任意取名字（如：lib_1），在右侧选 compile a new techfile. （如图） 点击OK，填入工艺文件的路径和名称。
DRC检查（续）
DRC检查（续）
• 在CIW窗口中查找错误
• 回到layout中改正错误，并重新做DRC。反复修改，直到所 有错误都被修改。
LVS检查
• DRC保证了版图能够在流片中没有违规 • LVS则保证了流片出来逻辑功能的正确性。 • LVS＝layout versus schematic • 步骤：
建立一个库（续）
4.在CIW窗口中点击tools/ library manager 我们就看到了新建的库lib_1 在下拉菜单中选择new/ cell view，取一个cell name：INV。 在该窗口中点击tool选择Virtuoso。 OK！这样就建立了一个画版图的平台。
如何调入版图的层
• N-Well
N-Well的规则（续）
Island and Poly
Island and Poly（续）
Poly
PLUS
PLUS（续）
Contact and Metal-1
Contact
Metal-1
Via-1
Metal-2 and Via
Metal-3
Cadence 版图工具Virtuoso简介
作者：卢俊 2006－7－5
内容安排
• 本次上机实验的任务 • 使用Virtuoso设计版图的步骤简介 • 电子58所0.5um工艺设计规则介绍
版图绘制及Virtuoso_工具软件
2020/5/1
共41页
20
Display Control Window
2020/5/1
共41页
21
Virtuoso下的快捷键的使用（1）
• Ctrl＋A 全选 • Shift＋B Return，升到上一级视图 • Ctrl＋C 中断某个命令，一般用
ESC代替。 • Shift＋C 裁切（chop）。 • C 复制，复制某个图形 • Ctrl＋D 取消选择。亦可点击空白
改变你的访问权利
Library Manager – Edit – Access Permissions form.
使用 UNIX command chmod 来改变你在该 Library中的访问权利（用的很少）
2020/5/1
共41页
37
版图中的Layout单元消失了
A cellview often contains instances of cells from other design libraries. If you open a cellview that contains instances of cells from a library that the layout editor cannot find, the following happens:共41页来自13一个简单的例子
2020/5/1
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14
3、 Virtuoso软件的简介及使用
• 创建Layout Cellview File->New->Cellview
2020/5/1
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Layout Editor Window
2020/5/1
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实验三Virtuoso版图设计
实验三Virtuoso版图设计一、实验目的1、熟练掌握Virtuoso工具；2、利用Virtuoso工具进行倒相器的版图设计及DRC、ERC、LVS检查。
二、实验步骤1、在终端提示符下，键入icfb&，启动Cadence软件。
2、在弹出的library manager窗口中建立一个新的库，如图3-1和3-2所示。
图3-1 Library Manager中新建库文件图3-2 Library Manager中新建库文件输入完库文件名之后，在Technology Library中选择Attach to existing tech library，在弹出的库连接中选择AMI 0.6μC5N(3M，2P)工艺库。
3、在library manager窗口中先选择刚才新建立的库，再在菜单文件选项中选择新建Cell View，如图3-3所示。
图3-3 Library Manager中新建Cell View文件在图3-4 新建Cell View打开的窗口中输入Cell Name，并选择Tool为Virtuoso。
图3-4 新建Cell View打开窗口中输入Cell Name4、点击OK之后，弹出Virtuoso窗口，如图3-5。
如果弹出的Virtuoso窗口左面没有LSW菜单，把Virtuoso窗口关闭，从新回到Library Manager窗口中，如图3-6所示，选择自己所建的库，再在右面的Cell中选中刚才所建的Cell，View选中Layout，在Layout上点击右键选择Attach to existing tech library，在弹出的库连接中选择第二个工艺库，再双击View中的Layout，打开Virtuoso窗口。
图3-5 Virtuoso editing窗口图3-6 Library Manager窗口版图视窗打开后，掩模版图窗口显现。
视窗由三部分组成：Icon menu、menu banner、status banner。
集成电路版图绘制及Cadence Virtuoso_工具软件
2020/4/30
共41页
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PDK 中的常用元器件版图
NMOS: (poly)&(active)&(nplus)&(psub)
PMOS: (poly)&(active)&(pplus)&(nwell)
2020/4/30
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电容：
2020/4/30
• 这是一个28um×28um的 电容，电容值为566fF。
• Ctrl＋W 关闭窗口。 • Shift＋W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别，
copy只能复制完整图形对象。 • Shift＋Y 黏贴Paste。配合Yank使
用。
• Ctrl＋Z 视图放大两倍（也可点住 鼠标右键拖动）
• Shift＋Z 视图缩小两倍 • Z 视图放大
2020/4/30
共41页
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• 第五张mask是p＋mask。
p＋在Nwell中用来定义PMOS管或者NMOS体端 引出；p＋在Pwell中用来作为欧姆接触。
2020/4/30
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8
• 第六张mask就是定义接触孔了。 首先腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
2020/4/30
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Virtuoso软件及PDK使用演 示
2020/4/30
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谢谢！
Library路径不对 该Library并不存在与cds.lib文件中 解决方法
编辑相应的 cds.lib 文件
2020/4/30
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不能打开一个 Cellview或编辑一个Cellview
Virtuoso软件的使用技巧
1virtuoso软件的使用技巧1virtuoso简介2如何正确进入virtuoso3电路图的绘制4电路图的仿真与分析5版图的绘制6版图的验证drclvs7版图后仿真主要内容cadence公司的virtuoso是一个适用于高级模拟混合信号射频和定制数字设计的定制设计平台并可以提供深亚微米45nm的数字元件特性验证
Calibre →Run DRC
Rules →Run Schematic) Input the netlist
由版图生 成.gds文件 there is no errors and warning messages
LVS-1
LVS-1
Run LVS
常用的快捷键
• • • • • • • • • • r：绘制长方形 c：copy F4：part/full s：stretch o：添加contact或via i：调用模块 q：修改属性 k：尺 shift+k：取消所有尺 l：加label • • • • • • • • • x/shift+x：进入底层模块 shift+b：返回顶层模块 shift+z ：缩小一半 ctrl+z：增大两倍 p：path shift+c：chop F3：改变操作属性 shift+f：显示具体层 ctrl+f：显示模块
主要内容
• • • • • • • 1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
• Exceed Broadcast →选择用户
设置环境变量：setenv DISPLAY IP:0
必须确保绘制版图需要的工艺文件与 版图所在的库是在同一个目录下的
Calibre →Run DRC
Rules →Run Schematic) Input the netlist
由版图生 成.gds文件 there is no errors and warning messages
LVS-1
LVS-1
Run LVS
常用的快捷键
• • • • • • • • • • r：绘制长方形 c：copy F4：part/full s：stretch o：添加contact或via i：调用模块 q：修改属性 k：尺 shift+k：取消所有尺 l：加label • • • • • • • • • x/shift+x：进入底层模块 shift+b：返回顶层模块 shift+z ：缩小一半 ctrl+z：增大两倍 p：path shift+c：chop F3：改变操作属性 shift+f：显示具体层 ctrl+f：显示模块
主要内容
• • • • • • • 1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
• Exceed Broadcast →选择用户
设置环境变量：setenv DISPLAY IP:0
必须确保绘制版图需要的工艺文件与 版图所在的库是在同一个目录下的
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2020/5/21
共85页
9
• 第七张mask就是金属1（metal1）了。 需要选择性刻蚀出电路所需要的连接关系。 至此，一个反相器的完整版图就完成了。
2020/5/21
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2 Design Rule的简介
• 图解术语
2020/5/21
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11
2020/5/21
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12
2020/5/21
2020/5/21
共85页
5
• 忽略版图中无法体现的一些mask：诸如channel stop、阈值电压调整等
• 要介绍的第三张mask为poly mask：
它包含了多晶硅栅以及需要腐蚀成的形状。这还用 来定义源漏的自对准。
2020/5/21
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6
• 第四张mask定义为n＋mask，用来定义需要注入 n＋的区域。可以看到多晶硅栅用来作为源漏的自 对准层。这里的注入为两次注入，首先轻掺杂注 入，在栅上生成一层氧化层后再重掺杂注入，形 成LDD结构。
2020/5/21
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16
Create Layout Cellview
• File->New->Cellview
2020/5/21
共85页
17
Virtuoso Layout Editor Design Window
2020/5/21
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18
Using the Icon Menu
2020/5/21
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13
一个简单的例子
2020/5/21
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3 Virtuoso软件的简介及使用
You use the Virtuoso layout tools to prepare custom integrated circuit designs.
• Create and edit polygons, paths, rectangles, circles, ellipses, donuts, pins, and contacts in layout cellviews
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Controlling the Icon Menu
You can control
CIW->Option->User…
• Where the icon menu appears
• Whether the menu appears at all
• Whether icon names appear
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Setting Up Your Environment
Setting Layout Editor Defaults: Before you can start working in the Virtuoso layout editor, several startup files must be initiated. Some of the things these files do include setting up your environment, pointing to libraries, and defining your plotters.
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• 第五张mask是p＋mask。 p＋在Nwell中用来定义PMOS管或者走线；p＋在 Pwell中用来作为欧姆接触。LDD不必用来形成 PMOS，这是因为热载流子在PMOS中受影响小。
2020/5/21
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8
• 第六张mask就是定义接触孔了。 首先腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
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3
• 第一张mask定义为n-well(or n-tub)mask
a)离子注入：制造nwell。
b)扩散：在所有方向上扩散，扩散越深，横向也延 伸越多。
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4
• 第二张mask定义为active mask。
有源区用来定义管子的栅以及允许注入的p型或 者n型扩散的管子的源漏区。
2020/5/21
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Layout Editor 菜单（1）
Abstract用于版图抽取，Dracula Interactive用于Dracula工具进行DRC等 Verify菜单下的DRC等是用于Diva工具的。
2020/5/21
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Layout Editor 菜单（2）
2020/5/21
版图绘制及Virtuoso的使用
周海峰 2008年9月24日
1. 典型深亚微米工艺流程 2. Design Rule的简介 3. Virtuoso软件的简介及使用 4. 版图设计中的相关主题
2020/5/21
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2
1 典型深亚微米工艺流程
• 这里介绍目前比较普通的N阱CMOS工艺流 程，用到的wafer是p型衬底，所以需要用 nWELL来构建p沟器件，而n型MOS管就构 建在p衬底上，而对于SMIC工艺来讲， NMOS构建在nWELL的反版也就是pWELL 中。
layoutPlus – includes all of the above, plus the Virtuoso compactor and Virtuoso XL
icfb – includes all cadence custom IC design tools, front to back design environment
• Place cells into other cells to create hierarchical designs
• Connect a pin or group of pins in a net internally or externally
• Create special pcells or use SKILL language commands
2020/5/21
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15
Starting the Layout Editor
To start the Virtuoso layout editor software, you must type the name of an executable in an xterm window.
layout – includes the layout editor, Assura internactive verification products, plotting, and physical translators