高速电路PCB设计方案中串扰问题的抑制
高速印制电路板设计中的串扰问题和抑制
互 容 和 互 感 都 与 串 扰 有 关 ， 但
Ｄ ｅｓ ｇｎ ｉ
曾 铮 ， 郑 建 宏
Ｚｅｎｇ Ｚｈｅｎｇ，Ｚｈｅｎｇ ａｎ－ Ｊｉ ｈｏｎ９
（ Ｇ Ｉ ｓ ｔｕ ｅ ｏｆ Ｃｈ ｇｙ ｕ ｌ ｆ ｍａ ｉ ｎ ３ ｎ ｉｉ ｔ ｏｎ ｏ ｎ ｏｒ ｔｏ Ｔ ｈ ｅｃ ｎｏｌ ｇｙ Ｃｈ ｇｑｉ ｇ ０ ｏ ， ｏｎ ｎ ４ ００６ Ｃｈｉ ） ５， ｎａ
大 多 数 耦 合 传 输 线 ， 容 性 耦 合 电 流
和 感 性 耦 合 电 流 量 大 致 相 同 。 这 时
要 精 确 地 预 测 串 扰 量 ， 二 者 都 必 须
考 虑 到 。 这 就 是 电 路 板 上 传 输 线 的
号 恢 复 到 稳 定 的 直 流 电 平 时 ， 耦 合
Ｋ ｅｙ ｏｒ ｗ ｄ０： Ｈ ｉ ． ｇｈ Ｓｐｅ ｄ ｐｒｎ ｅｄ ｃ ｒ ｕｉ ｂｏ ｄ： ｅ ｉ １： ｒ ｓ ｔ ｋ Ａ１ａ ｙ ｉ ｅ ｉ ｔ ｉｃ ｔ ａｒ Ｄ ｓ ｇ Ｃ ｏ ｓ ａｌ ； ３ ｌ ｓ ｓ ３
ＣＬ ｎ Ｃ ｕｍ ｂｅｎＴ ０ Ｎ７ ２
Ｄ ｏｃｕｍ ｅ ｄ●： ｎｔｃｏ Ａ
Ａ ｒ Ｉ ｅ Ｄ： ０ － １ ７（ ０ ０ ００ ２ ０ ｔ ｃｌ Ｉ １ ０３ ０ ０ ２０ ６） ６・ ８ ・ ４
１． 引 言
当 今 飞 速 发 展 的 电 子 设 计 领 域 ， 高 速 化 和 小 型 化 已 经 成 为 必 然 。 与 此 同 时 ， 在 电 路 设 计 过 程 中
超高速电路中的串扰抑制技术及实现方法
超高速电路中的串扰抑制技术及实现方法随着数字系统和通信技术的发展，超高速电路已经成为快速数据传输的关键技术。
超高速电路中的串扰抑制技术可以有效减小信号的串扰影响，提高系统的传输性能。
本文将从电磁兼容性的角度出发，探讨超高速电路中的串扰抑制技术及实现方法。
一、超高速电路中的串扰超高速电路中，由于信号频率很高，一些细微的变化也会对信号有很大的影响，比如信号的传输时间、延时、反射等。
在不同的信号线路中，这些变化所产生的影响是互不相同的，这就可能导致信号间的串扰（Crosstalk）。
串扰是指信号在传输过程中，由于多种因素的影响使信号在非目标信号传输线上产生相互干扰。
由于串扰的存在，信号的波形将会发生改变，甚至可能导致信号无法正确识别，降低系统的传输性能。
二、串扰抑制技术在超高速电路中，由于信号电压很小，传输距离过远或者传输速率过高等因素，信号的质量受到更多的限制。
面对这样的情况，设计人员就需要采用各种方法来减小串扰的影响，从而提高系统的传输性能。
1. 电磁屏蔽在超高速电路中，电磁屏蔽是一种非常有效的串扰抑制方法。
通过在信号传输线周围设置导电屏蔽材料，可以有效隔离与信号传输无关的电磁场干扰，同时有效地减小了信号间的串扰。
2. 增加信号线之间的距离在超高速电路中，信号传输线之间的距离越大，信号间的串扰就越小。
因此，在设计超高速电路时，应该尽可能的增加信号线之间的距离，以减小信号间的干扰影响。
3. 使用串扰抑制电路技术串扰抑制电路技术可以有效减小信号的串扰影响，提高系统的传输性能。
常见的串扰抑制电路技术包括共模抑制、差分传输技术、电子束平衡等。
其中，差分传输技术是比较常用的一种串扰抑制电路技术。
通过采用差分信号的传输方式，能够在相邻的线路中产生相反的信号，从而减小串扰的影响，提高信号的传输质量。
三、串扰抑制技术的实现方法1. 均匀分布型布局在超高速电路设计中，均匀分布型布局是一种值得推荐的布局方式。
在设计电路时，应该将信号线之间均匀分布，尽可能保持信号线之间的距离，减小信号间的干扰影响。
PCB板噪声原理和抑制.doc
电路板噪声原理和噪声抑制一：概述噪声昨天猫猫思考了很久功放噪声的问题，所谓地线就是在信号线间并行存在的额外的一根线，其特点就是与信号线的距离很近，这样就能收集到信号线脉冲时候所产生的电磁感应电势，从而在地线电路中形成电势差，也就是地线噪声，收集的意义就是能避免相邻信号线之间相互感应和干扰，提高各自信号线的信号纯度，提高功能模块的稳定性，而地线收集到的噪声必须妥善处理才能消除对信号线的影响。
在模拟电路中的地线设计与数字电路中的地线设计，理论上要分开走，这样可以用不同标准的耦合电容去除，数字电路中的地线是DGND，模拟电路中的地线是AGND，而打磨三诺音箱中的功放部分，是典型的对模拟放大电路的打磨，因此功放中提到的地线就是AGND。
AGND 就是 analog groundDGND 就是 digital ground所谓干扰，必然是发生在不同的单元电路、部件或系统之间，而地线干扰是指通过公用地线的方式产生的信号干扰。
注意这里所提到的信号，通常是指交流信号或者跳变信号。
二：地线干扰的形式有人把它归结成两类：地线环路干扰、公共阻抗干扰，我认为应该还要加上地线环路的电磁偶合干扰A1、A2是级联的两个放大电路。
由于PCB设计的客观原因，各个电路单元在不同的板面位置，它们之间的连线必然有一定的长度，这就形成了导线（铜铂）电阻。
导线的直流电阻虽然很小，大多数情况都可以忽略，但是对于交流信号来说，其感抗成分就不可以忽略不记，尤其是频率比较高的时候更是如此。
地线同样是导线，因此同样存在阻抗，因此上图中的地线J、K、L、M、N，就不可以简单的看成是等电位连线了，应该把它们各自看成一个电抗元件。
有了这个基本概念，就很容易理解三种地线干扰了。
2.1、地环路干扰如图所示，由于地线阻抗的存在，当电流流过地线时，就会在地线上产生电压。
当电流较大时，这个电压可以很大。
例如附近有大功率用电器启动时，会在地线在中流过很强的电流。
比如上图中的“B单元电路”的地线电流，流经地线K、L、（M、J、N），到达接地零点。
高速电路PCB中串扰的仿真分析与抑制对策
高速电路PCB中串扰的仿真分析与抑制对策作者：周劲松来源：《电子世界》2012年第22期【摘要】针对串扰在高速电路印刷电路板（PCB）设计中造成严重的信号完整性问题，介绍一种可尽早发现串扰引起的问题的方法。
首先利用信号完整性仿真软件HyperLynx，建立两条攻击线夹一条受害线的三线平行耦合串扰仿真模型；然后通过仿真分析传输线平行耦合长度、平行耦合间距、传输线类型、信号层与地平面层之间的介质厚度等因素对串扰噪声的影响；最后综合这些影响因素，并根据PCB设计顺序，给出抑制串扰的详细措施。
实践表明，这些措施对高速PCB的设计，具有实用、可靠和提高设计效率的意义。
【关键词】串扰；高速PCB；信号完整性1.引言随着半导体技术的飞速发展，集成电路（IC）的集成规模越来越大，体积越来越小，速率越来越高。
在高速电路印刷电路板（Printed Circuit Board，PCB）中，由于IC芯片时钟频率的不断提高，开关时间迅速缩减，通用处理器的主频已经达到GHz级，开关时间已由微秒级下降到皮秒级，导致高速PCB上的互连线成为具有传输延迟和特征阻抗参数的传输线。
随着电路的噪声容限和时序容限不断减小，高速信号在互连线上传输时将发生反射、延迟、过冲、振铃、地弹、串扰等问题，从而影响到波形质量的完整性和信号时序的完整性，即产生信号完整性问题[1]。
其中，相邻传输线之间的互感和互容引起的串扰耦合噪声对电路性能的影响尤为严重，串扰是导致高速电路PCB中产生信号完整性问题的主要噪声之一，过大的串扰会引起电路的不稳定或时序混乱，甚至导致系统无法正常工作[2]。
为了缩短高速PCB的设计周期，及早发现串扰引起的问题，利用信号完整性仿真软件，对高速电路PCB中三条并行耦合互连线进行了串扰仿真，分析了传输线平行耦合长度、传输线平行耦合间距、传输线类型、信号层与地平面层之间的介质厚度等因素对串扰的影响，根据PCB设计顺序，给出了高速电路PCB设计中抑制串扰的详细措施。
PCB传输线间串扰抑制方法分析
传输线间单位 长度互电 感, Cii ( i = 1, 2, 3) 为单 位长 度上的
自电容, Cm1 Cm2 Cm 3 分别为传输线间单位长度互电容。
将式 (1) 去耦可得二阶微分方程:
52 5z2
V^
(
z)
=
( jX ) 2LC V^ ( z )
( 6a)
52 5z2
I^
(
z)
=
( jX ) 2LC
2 原理
多层 PCB 上的传 输线 可以 用微 带线 和 带状 线建 模 [2] , 本文仅针对普 通的微带线 模型进 行分析。 将 PCB上 两条平 行传 输线放 置在介质 板同一 面, 如图 1 所示, 其中一 条线一 端接有信号源 , 源内阻为 Zs, 另 一端接 有负载, 阻抗 为 Zl, 称 为发射线; 另一条线 两端接负 载, 阻抗分别 为 RNE 和 RNE, 称 为受扰线, 两条传输线有公共接地平 面。传输线 线宽为 w, 线 间距为 s, 长度为 L, 基板相对介电常数为 Er, 基板厚度为 h。
收稿日期: 2009 - 06- 12
杂, 理论分析比较困难。本文利用网络 级联的方法 来分析加 有保护带的传 输线。该 方法将 加保 护带传 输线 等效 为一系 列端口子网络 级联, 各子网络由传输线 部分和接地 柱部分组 成, 传输线部分用传 输线理 论近 似, 金属接 地柱 用阻 抗模型 近似, 求得各子网络 传输矩 阵, 通过 传输矩 阵将 各子 网络级 联得到传输线 终端响应。通过对结果分析发 现, 加 入保护带 能有效的抑制线间串扰 。同时, 保护带参数 ( 接地柱间 距、半 径 )变化对传输线间串扰有明显影响。
根据传输线理 论, PCB 传输 线满 足下 面两 个条 件时, 传 输线上的电压电流可 用多导体传输线方程表示:
高速电路pcb设计方法与技巧
高速电路pcb设计方法与技巧
高速电路的PCB设计是一项复杂的任务，需要考虑到信号完整性、电磁兼容性和噪声抑制等因素。
下面列出了一些高速电路PCB设计的方法和技巧：
1. 确定信号完整性要求：根据设计要求和信号频率，确定信号完整性要求，如信号的上升/下降时间、功率边缘、噪声容限等。
2. 选择适当的材料：选择适当的PCB材料，比如具有较低介电常数和损耗因子的高频层压板材料，以提高信号完整性。
3. 排布设计：在PCB布局设计中，将信号线和地线层紧密地排布在一起，以降低传输延迟。
同时，尽量避免信号线交叉和平行布线，以减小串扰干扰。
4. 使用差分信号线：对于高速信号，采用差分信号线可以减少干扰和噪声。
差分信号线需要保持匹配长度和间距，并使用差分对地层。
5. 引脚分布：将相关的信号和地线引脚布局在相邻位置，并使用直接和短的连接，以减小传输延迟。
6. 电源和地线：在PCB设计中，电源和地线是非常重要的。
为了提高电源供应的稳定性和降低噪声，采用分层设计，并保持电源和地线的低阻抗连通。
7. 规避回流路径：设计中应尽量避免信号流经大电流回流路径，以降低电磁干扰。
8. 耦合和终端阻抗：为了提高信号的传输质量，需要合理设计耦合和终端阻抗，并在设计中考虑到信号的反射和幅度损耗。
9. 电磁兼容性：在PCB设计中，应遵循电磁兼容性规范，使用恰当的屏蔽和过滤技术，以减少电磁辐射和敏感性。
10. 仿真和调试：在最终的PCB设计中，使用仿真工具来验证信号完整性和电磁兼容性，并在实际测试中进行调试和优化。
以上是一些高速电路PCB设计的方法和技巧，设计人员可以根据实际需求和设计要求来选择和应用。
高速电路设计抗干扰设计有哪些方法
高速电路设计抗干扰设计有哪些方法今天参加一个研讨会说到了电路的串扰的主题。
确实，现在高速高密电路中，串扰问题越来越严重。
对于电路的抗干扰性能设计，也是很多工程师很头痛的问题，这也是一个非常复杂的技术问题。
对于PCB设计而言，主要做好以下几点，即可以在很大程度上减少信号受到的干扰。
1.增大布线空间距离加大信号网络与其他信号或者电源之间的距离,这是最好的解决干扰问题的方法,只是现在很多高密度的设计在布线空间上本来就不足够。
2.数模信号分区域这个非常重要，就好比人与猪不能混住（宠物猪例外）。
数字信号与模拟信号最好分区域设计，免得信号混杂在一起。
3.信号网络不要穿过高速IO接口高速IO口经常会插拔使用，如果有信号穿过，很容易受到干扰。
这种情况就相当于你在睡觉的时候，在你耳朵旁来一声尖叫。
感觉如何你自己想想。
4.信号网络不要穿过PTH的电感、电容、晶振“人在屋檐下”感觉总是不那么好。
5.包地设计包地设计就相当于给信号整一条护城河，但是这条河得建好，首先得有足够的距离，这样免得造成信号的阻抗变化；其次，得保证这些地线上有合适的地孔。
否则你懂的，小心护城河决堤。
6.电源设计电源就是电子产品的心脏，大家都知道心脏不能漏气呀，也不能缺损，所以就得把电源设计好，尽量减少ripple和noise。
电源平面尽量设计宽一点，与信号网络尽量远一点。
适当的在电源平面上加一些去耦电容，这也是常用方法。
7．地平面设计作为一名高速电路设计工程师，心中本不应该有地，因为前辈都告诉咱们这是返回路径。
不管怎样，这一定值得大家足够的重视。
地平面尽量完整；该分的数字地与模拟地，绝不拖沓；该短的地线，也绝不长一点，做到“令行禁止”方为上法。
在高速(>100MHz)高密度PCB设计时需要注意串扰的几个方面
在高速（>100MHz）高密度PCB设计时需要注意
串扰的几个方面
在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请介绍在高速（>100MHz）高密度PCB设计中的技巧？
在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。
以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。
一般常看到的间距为两倍线宽。
可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。
不同芯片信号的结果可能不同。
3.选择适当的端接方式。
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高速电路PCB设计中串扰问题的抑制耿俊<北京工业职业技术学院，北京100042）摘要：传输信号的串扰问题，在高速电路PCB设计中一直是重点考虑的问题。
特别是电子产品设计的高速化和小型化，如何抑制传输信号的串扰，使其降低到最低，这是每一位高速电路PCB设计者追求的目标。
本文通过对影响传输信号串扰因素的分析，结合多年高速电路PCB设计的经验，对抑制信号串扰的方法做了比较详尽的表述。
为高速电路PCB设计人员提供一些经验，在高速电路PCB设计中少走弯路。
关键词：高速；PCB；串扰；影响因素；抑制The inhibitionofcrosstalk problemsIn the design ofhigh-speed circuit PCBGengJun(Beijing polytechnic college,Beijing 100042）Abstract:The signal transmission crosstalk problems, in high-speed circuit PCB design has been is the key consideration of problems. Especially the electronic product design of the fast pace and miniaturization, how to suppress the signal transmission of crosstalk, make it down to a minimum, this is every high-speed circuit PCB designer pursuit of the goal. Based on the impact factors of signal transmission link analysis, with many years of experience in high-speed circuit PCB design, to control the signal of the methods of crosstalk compared detailed statement. For high-speed circuit PCB design personnel to provide some experience, in high-speed circuit PCB design less mistakes.Key words:High speed。
PCB。
Crosstalk。
Influencing factors。
inhibition引言随着电子设计的飞速发展，其高速化和小型化已成为一种趋势。
一方面由于PCB电路板尺寸的变小，布线密度大大增加；一方面信号频率变高，边沿变陡。
这样，在高频电路PCB电路板的设计中，信号间的串扰问题越来越不可忽视。
越来越是高频电路PCB电路板设计中重点考虑的问题。
通过对串扰问题的分析，可以在PCB设计中迅速地发现、定位和解决串扰问题。
那么串扰是如何产生的？与那些因素有关系？对PCB电路有什么影响？而又如何控制呢？1 串扰问题的产生信号传输线之间的互感和互容是引起串扰的两个重要因素。
信号传输线包括印制线、导线和电缆束等。
串扰就是电信号从一根传输线耦合到另一根信号传输线上。
信号的交变电流通过传输线时，就在其周围产生磁场，当不同的传输线产生的电磁场发生相互作用时就会产生串扰现象。
在数字电路中，由于主要是脉冲电路，串扰发生在信号跳变的过程当中，信号变化得越快,产生的串扰也就越大。
如图1所示,沿传输线由A到B传播的变化的信号,在传输线CD上产生耦合信号。
当变化的信号恢复到稳定的直流电平时,耦合信号也就不存在了。
串扰可以分为容性耦合串扰和感性耦合串扰。
容性耦合串扰，是当干扰线上有信号传输时，由于信号边沿电压的变化，在信号边沿附近的区域，干扰线上的分布电容会感应出时变的电场，而受害线处于这个电场里面，所以变化的电场会在受害线上产生感应电流。
由此产生容性耦合串扰。
如图2所示。
图2 容性耦合串扰感性耦合串扰，是当信号在干扰线上传播时，由于信号电流的变化，在信号跃变的附近区域，通过分布电感的作用将产生时变的磁场，变化的磁场在受害线上将感应出噪声电压，进而形成感性的耦合电流，由此产生的串扰为感性耦合串扰。
如图3所示。
图3 感性耦合串扰2 影响串扰的参数因素2.1 信号传输线耦合长度对串扰的影响信号传输线的耦合长度不同，产生的串扰的程度是不同的。
对于远端串扰与信号传输线的长度是成正比的，耦合长度越长，串扰越大。
而对于近端串扰，只有当耦合长度小于饱和长度时，串扰才随着耦合长度的增加而增加，在耦合长度大于饱和长度时，近端串扰是一个稳定值。
2.2 线间距对串扰的影响线间距是与串扰成反比例的。
当线间距大于或等于线宽的3倍时，串扰是很小的。
2.3 信号上升时间对串扰的影响在高速PCB设计中，信号上升时间的快慢，对信号串扰的影响很大。
随着上升时间的变短，特别是当平行走线长度小于饱和长度时，串扰电压幅度将迅速减小。
因此在现代高速设计中，具有快速边沿速率的器件越来越被广泛使用。
2.4 介质层厚度对串扰的影响串扰与介质的厚度成反比列关系。
介质厚度越薄，引起的串扰就越小。
3 串扰对高速PCB电路的影响串扰在高速高密度PCB电路中普遍存在。
其每条信号传输线对和它最近的信号线都相互影响。
在高速PCB设计中，要正确处理信号线的串扰问题，提高信号线的抗干扰能力。
一般串扰对高速PCB电路产生以下两种影响。
3.1串扰引起误触发信号串扰是高速PCB设计所面临的信号完整性问题中的一个重要内容。
由串扰引起的数字电路功能错误是最常见的一种。
3.2串扰引起的触发延时在数字电路设计中，时序是重点考虑的问题。
由于串扰的存在，而导致时序的延时。
4 串扰问题的抑制串扰在高速PCB设计中是要重点关注的，虽然要消除串扰是不可能的，但是将其抑制在可以容忍的范围内，技术上还是能够做到的。
在高速PCB设计的整个过程包括了电路设计、芯片选择、原理图设计、PCB布局布线等步骤,设计时需要在不同的步骤里发现串扰并采取办法来抑制它,以达到减小干扰的目的。
控制串扰问题可以从以下几个方面考虑： 4.1 通过控制信号来抑制串扰传输信号沿的变换速率对抑制串扰也有影响。
其变换速率越快，对串扰的影响就越大。
因此在器件选型的时候，在满足设计规范的同时尽量选择慢速的器件，并且避免不同种类的信号混合使用，因为快速变换的信号对慢变换的信号有潜在的串扰危险。
通过PCB电路设计，使得信号传输线的阻抗相匹配，要尽量使传输线近端或远端的终端阻抗与传输线阻抗相匹配，这样可以对串扰的幅度进行抑制，进而达到抑制串扰的目的。
4.2 采用屏蔽措施为高速信号提供包地是解决串扰问题的一个有效途径。
但是，包地又增加了布线量，从而导致有限的布线区域更加拥挤。
地线屏蔽要求接地点间距要满足一定的要求，一般小于信号变化沿长度的两倍。
同时地线也会增大信号的分布电容，使传输线阻抗增大，信号沿变缓。
4.3 从产品设计上抑制串扰对于敏感的内部电路要防止外界干扰信号的注入；同时也要防止内部的噪声电路与其他信号线之间的串扰，特别是对I/O信号线之间的串扰。
4.４通过PCB布线层和布线间距抑制串扰通过对布线层和布线间距的合理设置，有效的缩短并行信号线的长度，增大信号传输线的间距，都可以有效的抑制串扰。
增大印制线之间的距离可以减小容性耦合，而在印制线之间插入一根地线，对减小容性串扰更有效。
抑制感性耦合相对比较难，要尽量降低回路数量，禁止信号回路共用同一段导线。
同时由于容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载以达到减小耦合干扰的影响。
在条件允许的情况下，尽量增大走线间的距离，减小平行走线的长度，必要时可以采用固定最大平行长度推挤的布线方式，即jog走线。
这种布线方式可以有效抑制串扰。
如图4所示。
图4 jog走线与地线相邻的信号层应布低电平模拟信号线和高速数字信号线，而较远的信号层应布低速信号线和高电平模拟信号线。
减少平行布线，特别是输人端与输出端的布线，要严格禁止平行。
这样就可以避免反馈耦合，从而有效抑制了串扰的发生。
在PCB设计中，印制导线拐弯处一般取135度钝角。
时钟线要与地线层相邻，线宽尽量加大，每根时钟线的线宽应一致。
应尽量加大电源线和地线的线宽。
一般数字电路信号线宽度应在8mil—10mil之间，线间距应在6mil—8mil。
而对于0.5mm 脚间距的器件布线宽度应不小于12mi l ，高速信号线要设计成带状线或嵌入式微带线。
如果两个信号层是邻近的，布线时按正交方向进行布线，以减少层与层之间的耦合，通过端接，使传输线的远端和近端阻抗与传输线匹配，进而减小串扰。
在PCB设计中，一般采用统一的地，通过数字电路和模拟电路分区布局布线。
数字地与模拟地要分开，布线不能跨越分区间隙，否则串扰将会急剧增强。
结语串扰在高速高密度的PCB设计中是普遍存在的，串扰对电路的影响是不能忽视的。
为了减少串扰，最有效的方法就是减少不良的信号耦合，在PCB设计中尽可能减少串扰发生的可能，是串扰到达最小化。
以上就是本人结合PCB设计的一些经验，并参阅了一些相关的专业书籍，对高速高密度的PCB设计中的串扰问题提出了一些解决的办法，供同行们在以后的高速高密度的PCB设计中借鉴。
参考文献：[1] 吴建辉.印制电路版的电磁兼容性设计 [J].国防工业出版社，2005[2] 周景润.Cadence PCB设计与制版[J].电子工业出版社，2005[3] Howard Johnson .高速数字设计[J].电子工业出版社，2004[4] 范博.印制电路板设计 [M].机械工业出版社，2006。