第二章-典型DSP芯片介绍教学文案
❖ Bx：为环形缓冲区循环寻址提供起始地址； ❖ Lx：为环形缓冲区循环寻址提供地址范围； ❖ 也就是说：Bx中存放缓冲区起始地址；
Lx中存放缓冲区长度。
ADSP21160的两个DAG介绍3
注（1）对于通常的寻址方式，我们只使用I， M寄存器，而不使用B寄存器，此时L寄存器写 零，环形缓冲区操作被Disable。
❖ (1)索引寄存器Ix存放的地址值是指向存储器的 指针；
❖ (2)修改寄存器Mx为索引寄存器的预修改和后 修改提供地址增量，
❖ M与I两个寄存器相配合可以完成：
（1）指令执行前的地址预修改；
（2）执行完毕后地址后修改操作。
ADSP21160的两个DAG介绍2
❖ 每个DAG中还有八个基址寄存器Bx和八个长 度寄存器Lx；
第二章-典型DSP芯片介绍
2.1 ADSP21160处理器核
❖ADSP SHARC 系列处理器是构建在 ADSP 21000 DSP核的基础上，形成一 个完整SoC。
❖（System－on－Chip ，中文称为系统 集成到芯片上或片上系统）；
❖ 有一个双口的在片SRAM； ❖ 加上集成周边IO和为单指令多数据
利用通用数据寄存器实现高度并行的指令操作Байду номын сангаас
❖ 每个周期能实现多达9次的数据传输 （一句内）例如： F12＝F0×F4，F8＝F8＋F12，F9＝F8－F12， F0＝DM（I1，M1），F4＝PM（I8，M8）；
上述指令执行时，首先读F0，F4的值，求出其乘积，写 到F12中； 然后F0，F4的值被相应存储单元的值更新，同时读F8， F12的值，求出其和、差；再分别写到F8，F9中；
PEx内部的寄存器组：R0－R15； PEy内部的寄存器组：S0－S15； 对于浮点操作，所有的40位数据都有效，程序 设计中标为： PEx内部的寄存器组：F0－F15； PEy内部的寄存器组：SF0－SF15 。
图2.1 ADSP21160内部结构图
PEx和PEy－（SIMD）
处理 处理器 DAG 程序4 器 核2 3
这样4次读操作的寄存器是：F0，F4，F8和F12； 3次写操作的寄存器是：F12，F8和F9； 两次存储器访问是：F0与F4。
2.1.2 单周期取四个操作数
❖ ADSP21160具有增强型超级哈佛结构。其中 数据存储器（DM），程序存储器（PM）总线 即可传送数据又可传送程序指令；
❖ ADSP21160还有一个内部指令缓存； ❖ 正是由于具有上面所述的结构－（其程序和数
用于运算单元与数据总线间的数据传输，并 存取中间结果。
2.1.1 处理单元的构成(续)
每个处理单元中各包含一个通用数据寄存器组 40位宽， 每组32个寄存器（16个主，16个辅）用 于运算单元和数据总线间的数据传输，并暂存结果。 其中的寄存器可与内部存储器间不受约束地进行数 据传输。
对于定点和小数操作，只有高32位数据有效, 程序设计中标为：
❖ 并能自动处理地址指针的回转，减小了开销， 提高了性能，简化了编程，其起始地址和结束 地址在存储区内可以任意指定。
ADSP21160的两个DAG介绍1
❖ 两套地址产生器DAG1、DAG2分别指向DM地 址总线和PM地址总线;
❖ 每套DAG都配有8个地址索引寄存器Ix，8个地 址修改寄存器Mx，其中:
点、浮点）？寄存器位数是多少？
数据地址产生器(DAG)
❖ 在通用CPU中，数据地址的产生和数据的处 理都是由ALU来完成的，而在DSP中，设置 了专门的数据地址发生器（有的设置了多个 数据地址发生器）来产生所需要的数据地址。 数据地址的产生与CPU的工作是并行的。从 而节省了CPU的时间，提高了信号处理的速 度
（SIMD） 提供支持的附加处理单元。
2.1 ADSP SHARC 系列处理器核
❖ 处理器核是由以下几个部分组成： （1）两个处理器单元； （2） 1个程序控制器； （3） 2个数据地址产生器； （4） 1个定时器； （5） 1个指令缓存；
所有数字信号处理都在处理器核里实现。
2.1.1 处理单元的构成(两个处理单元)：
2.1.3 带有硬件循环缓冲的数据地址产生器 DAG （循环寻址）与PM和DM总线
❖ ADSP21160有两个数据地址产生器，可实现 间接寻址，并可实现硬件数据循环缓冲，从而 可以使数字信号处理中所需的延迟线及其它数 据结构获得高效率的编程，所以常用于数字滤 波及傅立叶变换。
❖ ADSP21160每个DAG有足够的寄存器（4组， 每组8个寄存器，每个寄存器32位宽）。
乘法器(Multiplier)
❖ 浮点乘 ❖ 定点乘 ❖ 乘法器与ALU、数据寄存器的结合，使
处理器能在1个周期内实现多功能并行 计算（如乘/累加操作，可大大提高数字 滤波与FFT的运算速度）。
移位器(Shifter )
进行逻辑移位或算术移位、位段存取、位清 零、置位、测试、取反等操作。
通用数据寄存器
据总线是分开的，并有内部指令缓存），所以 该处理器可在单周期内同时取四个操作数（每 套总线两个）及一条指令（从指令缓存中读 取）。从而实现了单指令多数据（SIMD）
ADSP-21160 SHARC DSP 的SIMD结构
小测验
❖ ADSP 21160M中处理器核由哪几部分组成？ ❖ 每个处理单元的构成如何？ ❖ 两个处理单元中通用数据寄存器的代号（定
❖ 每个处理单元包含： （1）算术逻辑单元（ALU）； （2）乘法器； （3）移位器； （4）通用数据寄存器组；
处理单元的构成(续)
❖ 算术逻辑单元(ALU)、乘法器(Multiplier) 、 移位器(Shifter )在结构上并行排列，分别完成 加、减、乘和逻辑移位运算等操作；
❖ 指令执行时间都是1个周期； ❖ 任何一个单元的输出都可以在下一个周期作为
本单元或其他单元的输入。
算术逻辑单元(ALU)
❖ ALU指令包括定点和浮点加、减、取平均、 取绝对值、取反及定浮点转换等。
❖ 对于定点操作，有逻辑与、或、非、异或 等。
❖ 对于浮点操作，有取对数、平方根、倒数 等。
❖ 输入的操作数可以是1个或2个，在时钟周 期的前半周期操作数从数据寄存器送入 ALU，在后半周期将运算结果输出到数据 寄存器。
Lx中存放缓冲区长度。
ADSP21160的两个DAG介绍3
注（1）对于通常的寻址方式，我们只使用I， M寄存器，而不使用B寄存器，此时L寄存器写 零，环形缓冲区操作被Disable。
❖ (1)索引寄存器Ix存放的地址值是指向存储器的 指针；
❖ (2)修改寄存器Mx为索引寄存器的预修改和后 修改提供地址增量，
❖ M与I两个寄存器相配合可以完成：
（1）指令执行前的地址预修改；
（2）执行完毕后地址后修改操作。
ADSP21160的两个DAG介绍2
❖ 每个DAG中还有八个基址寄存器Bx和八个长 度寄存器Lx；
第二章-典型DSP芯片介绍
2.1 ADSP21160处理器核
❖ADSP SHARC 系列处理器是构建在 ADSP 21000 DSP核的基础上，形成一 个完整SoC。
❖（System－on－Chip ，中文称为系统 集成到芯片上或片上系统）；
❖ 有一个双口的在片SRAM； ❖ 加上集成周边IO和为单指令多数据
利用通用数据寄存器实现高度并行的指令操作Байду номын сангаас
❖ 每个周期能实现多达9次的数据传输 （一句内）例如： F12＝F0×F4，F8＝F8＋F12，F9＝F8－F12， F0＝DM（I1，M1），F4＝PM（I8，M8）；
上述指令执行时，首先读F0，F4的值，求出其乘积，写 到F12中； 然后F0，F4的值被相应存储单元的值更新，同时读F8， F12的值，求出其和、差；再分别写到F8，F9中；
PEx内部的寄存器组：R0－R15； PEy内部的寄存器组：S0－S15； 对于浮点操作，所有的40位数据都有效，程序 设计中标为： PEx内部的寄存器组：F0－F15； PEy内部的寄存器组：SF0－SF15 。
图2.1 ADSP21160内部结构图
PEx和PEy－（SIMD）
处理 处理器 DAG 程序4 器 核2 3
这样4次读操作的寄存器是：F0，F4，F8和F12； 3次写操作的寄存器是：F12，F8和F9； 两次存储器访问是：F0与F4。
2.1.2 单周期取四个操作数
❖ ADSP21160具有增强型超级哈佛结构。其中 数据存储器（DM），程序存储器（PM）总线 即可传送数据又可传送程序指令；
❖ ADSP21160还有一个内部指令缓存； ❖ 正是由于具有上面所述的结构－（其程序和数
用于运算单元与数据总线间的数据传输，并 存取中间结果。
2.1.1 处理单元的构成(续)
每个处理单元中各包含一个通用数据寄存器组 40位宽， 每组32个寄存器（16个主，16个辅）用 于运算单元和数据总线间的数据传输，并暂存结果。 其中的寄存器可与内部存储器间不受约束地进行数 据传输。
对于定点和小数操作，只有高32位数据有效, 程序设计中标为：
❖ 并能自动处理地址指针的回转，减小了开销， 提高了性能，简化了编程，其起始地址和结束 地址在存储区内可以任意指定。
ADSP21160的两个DAG介绍1
❖ 两套地址产生器DAG1、DAG2分别指向DM地 址总线和PM地址总线;
❖ 每套DAG都配有8个地址索引寄存器Ix，8个地 址修改寄存器Mx，其中:
点、浮点）？寄存器位数是多少？
数据地址产生器(DAG)
❖ 在通用CPU中，数据地址的产生和数据的处 理都是由ALU来完成的，而在DSP中，设置 了专门的数据地址发生器（有的设置了多个 数据地址发生器）来产生所需要的数据地址。 数据地址的产生与CPU的工作是并行的。从 而节省了CPU的时间，提高了信号处理的速 度
（SIMD） 提供支持的附加处理单元。
2.1 ADSP SHARC 系列处理器核
❖ 处理器核是由以下几个部分组成： （1）两个处理器单元； （2） 1个程序控制器； （3） 2个数据地址产生器； （4） 1个定时器； （5） 1个指令缓存；
所有数字信号处理都在处理器核里实现。
2.1.1 处理单元的构成(两个处理单元)：
2.1.3 带有硬件循环缓冲的数据地址产生器 DAG （循环寻址）与PM和DM总线
❖ ADSP21160有两个数据地址产生器，可实现 间接寻址，并可实现硬件数据循环缓冲，从而 可以使数字信号处理中所需的延迟线及其它数 据结构获得高效率的编程，所以常用于数字滤 波及傅立叶变换。
❖ ADSP21160每个DAG有足够的寄存器（4组， 每组8个寄存器，每个寄存器32位宽）。
乘法器(Multiplier)
❖ 浮点乘 ❖ 定点乘 ❖ 乘法器与ALU、数据寄存器的结合，使
处理器能在1个周期内实现多功能并行 计算（如乘/累加操作，可大大提高数字 滤波与FFT的运算速度）。
移位器(Shifter )
进行逻辑移位或算术移位、位段存取、位清 零、置位、测试、取反等操作。
通用数据寄存器
据总线是分开的，并有内部指令缓存），所以 该处理器可在单周期内同时取四个操作数（每 套总线两个）及一条指令（从指令缓存中读 取）。从而实现了单指令多数据（SIMD）
ADSP-21160 SHARC DSP 的SIMD结构
小测验
❖ ADSP 21160M中处理器核由哪几部分组成？ ❖ 每个处理单元的构成如何？ ❖ 两个处理单元中通用数据寄存器的代号（定
❖ 每个处理单元包含： （1）算术逻辑单元（ALU）； （2）乘法器； （3）移位器； （4）通用数据寄存器组；
处理单元的构成(续)
❖ 算术逻辑单元(ALU)、乘法器(Multiplier) 、 移位器(Shifter )在结构上并行排列，分别完成 加、减、乘和逻辑移位运算等操作；
❖ 指令执行时间都是1个周期； ❖ 任何一个单元的输出都可以在下一个周期作为
本单元或其他单元的输入。
算术逻辑单元(ALU)
❖ ALU指令包括定点和浮点加、减、取平均、 取绝对值、取反及定浮点转换等。
❖ 对于定点操作，有逻辑与、或、非、异或 等。
❖ 对于浮点操作，有取对数、平方根、倒数 等。
❖ 输入的操作数可以是1个或2个，在时钟周 期的前半周期操作数从数据寄存器送入 ALU，在后半周期将运算结果输出到数据 寄存器。
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DSP芯片结构和CPU外围电路详解
第二章 DSP芯片结构和CPU外围电路
2.3通用定时器
一、组成和框图 ▪ C5509 DSP片内有两个定时器：Timer0，Timer1； ▪ 具有定时或计数功能。计数器在每个时钟周期减1，当减到0就 产生一个输出信号。该输出信号可用于中断CPU或触发DMA传输 (称为定时器事件)。 ▪ 定时器由时钟、控制寄存器、计数器和定时器事件等部分构成。
第二章 DSP芯片结构和CPU外围电路
四、定时器控制寄存器TCR
▪ IDLE_EN：省电控制使能位，0：禁止省电模式，1：允许省电模式
▪ INT/EXT：时钟源从内部切换到外部的指示标志，当时钟源从内部切换到 外部要检测此位来决定是否准备好使用外部时钟。
0：定时器没准备好使用IM：定时器错误标志，0：正常，1：错误
支持的接口有：
▪ 包括异步 SRAM、ROM、FLASH(闪速存储器) 、EPROM等，EMIF能 够提供可配置的定时参数，提供高度灵活的存储器时序。每个接口都 可以支持
▪ 程序代码访问 ▪ 32bit数据访问、16bit数据访问、8bit数据访问。
第二章 DSP芯片结构和CPU外围电路
2.1.2 TMS320C55x CPU
CPU有4个功能单元：指令缓冲单元(I单元)，程序流程单元(P单元) ，地址数 据流程单元(A单元)和数据计算单元(D单元)
CPU结构示意图
第二章 DSP芯片结构和CPU外围电路
▪ A单元16位ALU的功能
能接收I单元数据，又能够和存储器、I/O空间、A单元寄存器、 D单元寄存器和P单元寄存器进行数据交换，完成算术、逻辑、 位操作、移位、测试、旋转等操作。A单元包括的寄存器有下 列4种类型：
1)数据页寄存器(Data Page Register)：DPH、DP、（接口数据 页）PDP
DSP第二章DSP芯片的基本结构和特征
并行移位器：用于小数结果的调整。
允许文本交换的4×12位堆栈 两个间接寻址的辅助寄存器
双通道串行口（TMS32011,TMS320C17/E17） 协处理器接口（TMS320C17/E17） 器件封装：40脚双列直插（DIP）/44脚塑封（PLCC）
h
12
2.3.1.2 TMS320C10 TMS32010采用改进的哈佛结构，即程序和数据
DSP芯片的特征就是有一个专用的硬件乘法器。 在TMS320系列中，由于具有专用的硬件乘法 器，乘法可在一个指令周期内完成。
h
9
2.2.4 特殊的DSP指令
DSP芯片的另一个特征:特殊的指令。 指令DMOV：它完成数据移位功能。在数字信号处理中， 延迟操作非常重要，这个延迟就是由DMOV来实现的。
第二章
DSP芯片的基本 结构和特征
h
1
2.1 引 言
可编程DSP芯片是一种具有特殊结构的微处理器。 DSP芯片一般都具有程序和数据分开的总线结构、 流水线操作功能、单周期完成乘法的硬件乘法器以及 一套适合数字信号处理的指令集。
本章内容：DSP芯片的基本结构，TI公司的各种 DSP芯片的特征及其他公司的DSP芯片的特点。
h
7
CLKOUT1
取指 译码 执行
N N－1 N－2
N＋1 N
N－1
N＋2 N＋1
N
h
8
2.2.3 专用的硬件乘法器
乘法是DSP的重要组成部分。滤波器常常做一 次乘法和一次加法（XY）。乘法速度越快，DSP
处理器的性能就越高。 在通用的微处理器中，乘法指令是由一系列加 法来实现的，故需许多个指令周期来完成。
期使得DSP芯片能够实时实现许多DSP应用。
允许文本交换的4×12位堆栈 两个间接寻址的辅助寄存器
双通道串行口（TMS32011,TMS320C17/E17） 协处理器接口（TMS320C17/E17） 器件封装：40脚双列直插（DIP）/44脚塑封（PLCC）
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2.3.1.2 TMS320C10 TMS32010采用改进的哈佛结构，即程序和数据
DSP芯片的特征就是有一个专用的硬件乘法器。 在TMS320系列中，由于具有专用的硬件乘法 器，乘法可在一个指令周期内完成。
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2.2.4 特殊的DSP指令
DSP芯片的另一个特征:特殊的指令。 指令DMOV：它完成数据移位功能。在数字信号处理中， 延迟操作非常重要，这个延迟就是由DMOV来实现的。
第二章
DSP芯片的基本 结构和特征
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2.1 引 言
可编程DSP芯片是一种具有特殊结构的微处理器。 DSP芯片一般都具有程序和数据分开的总线结构、 流水线操作功能、单周期完成乘法的硬件乘法器以及 一套适合数字信号处理的指令集。
本章内容：DSP芯片的基本结构，TI公司的各种 DSP芯片的特征及其他公司的DSP芯片的特点。
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CLKOUT1
取指 译码 执行
N N－1 N－2
N＋1 N
N－1
N＋2 N＋1
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2.2.3 专用的硬件乘法器
乘法是DSP的重要组成部分。滤波器常常做一 次乘法和一次加法（XY）。乘法速度越快，DSP
处理器的性能就越高。 在通用的微处理器中，乘法指令是由一系列加 法来实现的，故需许多个指令周期来完成。
期使得DSP芯片能够实时实现许多DSP应用。
DSP讲义
DSP芯片的主要应用领域
3. DSP系统的基本构成 系统的基本构成
3.1 信号处理系统的不同实现方式 在通用计算机上软件实现; 在通用计算机中加入专用的加速处理机; 利用通用单片机; 通用可编程DSP芯片; 专用DSP芯片; 基于通用DSP芯片内核的ASIC. 3.2. 系统的一般框图: 系统的一般框图:
3. 寻址方式
TMS320C240指令集提供三种基本的存储器寻址方式:直接寻址,间 接寻址和立即寻址. 在直接寻址中,指令字包含数据存储器地址的最低7位.这7位数 据与数据存储器页指针的9位相连,形成16位的数据存储器地址., 数据存储器共被分为512页,每页128个字.直接寻址包括两个步 骤:1,设置数据页 2,指定偏移量 间接寻址通过辅助寄存器来访问数据存储器.在这种寻址方式中, 指令操作数的地址被包含在当时被选中的辅助寄存器中.八个辅 助寄存器(AR0～AR7).共有四种间接寻址方式: .无增/减 .增/减1(后增/减) .增/减一个指针值(指针值存于AR0) .增/减逆序寻址(仅用于FFT,进位取反) 在立即寻址中,实际的操作数是是作为指令字的一部分来提供的. 该寻址方式对于数据无需存储或在程序执行中被多次使用,如初 始值或常数,非常有用.
芯片价格(包括配件),硬件资源,开发工具,功耗,封装形式 等因素.
4.4 DSP发展历史和主要的供应商 发展历史和主要的供应商
第一片DSP是1978年由AMI公司发布的S2811; 第一片具有乘法器的DSP是NEC公司的PD7720; 最成功的DSP为TI公司的五代产品和三大系列,市场分额达到50 %; AD公司的ADSP2101,ADSP2111, ADSP2171, ADSP21000等系列; Motolora公司的MC56001,MC96002等.
DSP原理及应用第2章ppt课件
累加器32位
输出移位器
16位到数据总线
移位方法：
左移，移位时高位丢失，低位补0
例：
3 C F 0 F A0 3
累加器： 0011 1100 1111 0000 1111 1010 0000 0101 左移6位：0011 1100 0011 1110 1000 0001 0100 0000
用SACH指令
2．状态寄存器ST1
D15~D13
ARB
RW-x
D12
CNF
RW-0
D11
TC
RW-x
D7
D6
D5
D4
11 1
XF
RW_x
D10
SXM
RW-1
D3
1
D9
D8
C
1
RW-1
D2 D1 D0
1 PM
RW_0
ARB：辅助寄存器指针缓存器。
除LST #0，xx 指令外，每当 加载 辅助寄存器指针（ARP）时， ARP原来的值就拷贝到ARB。
Reserved CLKSRC
R-0
RW-0
D13~D12
D11~D9
D8
LPM
CLKPS Reserved
RW-0
RW-1
R-0
D7
D6
D5
D4
D3
D2
D1
D0
ADC SCI
SPI
CAN EVB
CLKEN CLKEN CLKEN CLKEN CLKE N
EVA Reserved ILLADR CLKEN
a．溢出方向为正（正向溢出），累加器被最大正数 （7FFF FFFFh）填充。
b．溢出方向为负（负向溢出），累加器被最大负数 （8000 0000h）填充。
输出移位器
16位到数据总线
移位方法：
左移，移位时高位丢失，低位补0
例：
3 C F 0 F A0 3
累加器： 0011 1100 1111 0000 1111 1010 0000 0101 左移6位：0011 1100 0011 1110 1000 0001 0100 0000
用SACH指令
2．状态寄存器ST1
D15~D13
ARB
RW-x
D12
CNF
RW-0
D11
TC
RW-x
D7
D6
D5
D4
11 1
XF
RW_x
D10
SXM
RW-1
D3
1
D9
D8
C
1
RW-1
D2 D1 D0
1 PM
RW_0
ARB：辅助寄存器指针缓存器。
除LST #0，xx 指令外，每当 加载 辅助寄存器指针（ARP）时， ARP原来的值就拷贝到ARB。
Reserved CLKSRC
R-0
RW-0
D13~D12
D11~D9
D8
LPM
CLKPS Reserved
RW-0
RW-1
R-0
D7
D6
D5
D4
D3
D2
D1
D0
ADC SCI
SPI
CAN EVB
CLKEN CLKEN CLKEN CLKEN CLKE N
EVA Reserved ILLADR CLKEN
a．溢出方向为正（正向溢出），累加器被最大正数 （7FFF FFFFh）填充。
b．溢出方向为负（负向溢出），累加器被最大负数 （8000 0000h）填充。
DSP课件第二章
CANRX/IOPC7： CAN接收数据脚或IO脚; CANTX/IOPC6： CAN发送数据脚或IO脚; SCITXD/IOPA0：SCI发送数据脚或IO脚; SCIRXD/IOPA1：SCI接收数据脚或IO脚;
第2章 TMS320LF240x系列DSP概述
SPICLK/IOPC4 ：SPI时钟脚或IO脚; SPISIMO/IOPC2 ：SPI从输入主输出或IO脚; SPISOMI/IOPC3 ：SPI从输出主输入或IO脚; SPISTE*/IOPC5 ：SPI从发送使能或IO脚; 外部中断、时钟 RS*：复位引脚，当RS*为高电平时，从程序存储器的 0地址开始执行程序；当WD定时器溢出时，在RS*脚 产生一个系统复位脉冲；
CLKOUT/IOPE0：时钟输出或通用IO脚； PDPINTB* ：功率驱动保护中断输入，当电机驱动不正 常时，如出现过压、过流时，该中断有效，将PWM 脚（EVB）置为高阻态。 振荡器、锁相环、闪存、引导及其他
XTAL1/CLKIN：PLL振荡器输入引脚； XTAL2：PLL振荡器输出引脚； PLLVCCA：PLL电压（3.3V); IOPF6：通用IO脚;
第2章 TMS320LF240x系列DSP概述
(5)含有高达32KB字的Flash程序存储器，1.5KB的数据/程序 RAM，544B的双口RAM和2KB的单口RAM。
(6)含有可实现半双工或全双工通信的串行通信接口(SCI)模 块。 (7)含有可单独编程或复用的通用输入/输出引脚共40个。 (8)含有两个电动机驱动保护中断、复位中断和两个可屏蔽外 部中断。 (9)含有16位的串行外设(SPI)接口模块，提供了一个高速同 步串行总线，可与带有SPI接口的芯片连接。 (10)含有3种低功耗模式的电源管理。 (11)含有一个机驱动不 正常时，如出现过压、过流时，该中断有效，将 PWM脚（EVA）置为高阻态。 XINT1/IOPA2：外中断1或通用IO脚，极性可编程；
DSP课件第1、2章
?
Digital Signal Processing
DSP
Digital Signal Processor
DSP（数字信号处理） DSP（数字信号处理）是一门涉及多门学科并广泛应用于 很多科学和工程领域的新兴学科。 很多科学和工程领域的新兴学科。 数字信号处理包括两个方面的内容: 数字信号处理包括两个方面的内容 1．算法的研究 ． 2．数字信号处理的实现 √ ．
1）DSP技术的发展 DSP技术的发展
DSP芯片诞生于20世纪70年代末，经历了以下三个阶段。 DSP芯片诞生于20世纪70年代末，经历了以下三个阶段。 芯片诞生于20世纪70年代末 第一阶段，DSP的雏形阶段（1980年前后）。 第一阶段，DSP的雏形阶段（1980年前后）。 的雏形阶段 年前后 1978年AMI公司生产出第一片DSP芯片S2811。 公司生产出第一片DSP芯片S2811 1978年AMI公司生产出第一片DSP芯片S2811。 1979年美国Intel公司发布了商பைடு நூலகம்可编程DSP器件 年美国Intel公司发布了商用可编程DSP器件Intel2920, 1979年美国Intel公司发布了商用可编程DSP器件Intel2920, 由于内部没有单周期的硬件乘法器 使芯片的运算速度、 内部没有单周期的硬件乘法器， 由于内部没有单周期的硬件乘法器，使芯片的运算速度、数据处 理能力和运算精度受到了很大的限制。运算速度大约为单指令周 理能力和运算精度受到了很大的限制。运算速度大约为单指令周 200~250ns，应用领域仅局限于军事或航空航天部门 于军事或航空航天部门。 期200~250ns，应用领域仅局限于军事或航空航天部门。 2010 退出
2010
退出
1.2 DSP技术的发展及现状 1.2 DSP技术的发展及现状
DSP原理及应用第二章DSP的硬件结构总结(精).doc
DSP原理及应用第二章DSP的硬件结构总结(精)【例2.4.1】累加器A=FF01234567H，执行带移位的STH 和STL指令后，求暂存器T和A的内容。
2.4.3桶形移位寄存器:TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。
它能将输入数据进行0~31位的左移和0~16位的右移。
所移动的位数可由ST1中的ASM或被指定的暂存器T决定。
1.组成框图①多路选择器MUX:用来选择输入数据。
②符号控制SC:用于对输入数据进行符号位扩展。
③移位寄存器:用来对输入的数据进行定标和移位④写选择电路:用来选择最高有效字和最低有效字。
2．桶形移位寄存器的输入通过多路选择器MUX来选择输入信号。
①取自DB数据总线的16位输入数据；②取自DB和CB扩展数据总线的32位输入数据；③来自累加器A或B的40位输入数据。
3．桶形移位寄存器的输出①输出至ALU的一个输入端；②经写MSW/LSW选择电路输出至EB总线。
4．桶形移位寄存器的功能主要用于格式化操作，为输入的数据定标。
①在进行ALU运算之前，对输入数据进行数据定标；②对累加器进行算术或逻辑移位；③对累加器进行归一化处理；④在累加器的内容存入数据存储器之前，对存储数据进行定标。
2.4.5比较、选择和存储单元CSSUCSSU单元主要完成累加器的高阶位与低阶位之间最大值的比较，即选择累加器中较大的字，并存储在数据存储器中。
工作过程：①比较电路COMP将累加器A或B的高阶位与低阶位进行比较；②比较结果分别送入TRN和TC中，记录比较结果以便程序调试；③比较结果输出至写选择电路，选择较大的数据；④将选择的数据通过总线EB存入指定的存储单元。
例如，CMPS指令可以对累加器的高阶位和低阶位进行比较，并选择较大的数存放在指令所指定的存储单元中。
指令格式：CMPSA，*AR1功能：对累加器A的高16位字（AH）和低16位字（AL）进行比较，若AH>AL，则AH→*AR1，TRN左移1位，0→TRN(0，0→TC；若AH，则AL→*AR1，TRN 左移1位，1→TRN(0，1→TC。
第二章 DSP芯片结构介绍
15 14 13 12 11 10 9 8 7 6
5 4～0
BRAF CPL XF HM INTM 0 OVM SXM C16 FRCT CMPT ASM
块重复操
作标志位，
指示当前 是(1)否(0) 在执行块 重复操作。
直接寻址编 方式位。指 直接寻址时 用何种指针 DP 的 直 接 寻
辑 示 采 。 址
20
3．桶形移位器的功能
• 什么是定标
要 点
• 移位处理的作用 • 归一化的作用
BA CD
信号控制
桶形移位器（40位）
• 为何要扩展符号位
S
ALU
最高/最低有 效字选择
E
21
• 什么是定标
要 • 移位处理的作用
当数据存储器 的数据送入累 加器或与累加
点 • 归一化的作用
器中的数据进 行运算时，先
17X17乘法
• 饱和处理的优点
40位加法
• 数据流向
检零 饱和 取整
25
• 结构
要 • 功能 点 • 什么是舍入处理
• 饱和处理的优点 • 数据流向
乘法器/加法器 单元可以在一 个流水线状态 周期内完成一 次乘法累加 （ MAC ） 运 算 。
26
乘法器能够执行：
无符号数乘法（每个16位操作数前面加一个0）；
15～ 13 12 11 10 9 8～ 0 ARP TC C OVA OVB DP
进位位。
执行加法
产生进位
置1，减
Байду номын сангаас
法 位
产则生清借0 。累加器溢出标志位。
数据存储器页指针。 这9位字段与指令字 中的低7位结合在一 起，形成一个16位直 接寻址存储器的地址， 对数据存储器的一个 操作数寻址。
DSP 第二章 DSP芯片的基本结构和特征
1．存储器分配 TMS320C25具有4K字的片内程序ROM和544字的片内RAM。 RAM分为三块：B0、B1、B2。其中，B0块（256字）既可 配置为数据存储器（用CNFD指令），也可配置为程序存储器 （用CNFP指令）。其余288字（B1和B2块）只能是数据存储器。 544字的片内RAM可使C25能处理512字的数据阵列，如可进行 256点复数FFT运算，且尚有32字用作中间结果的暂存。 TMS320C25提供片外可直接寻址的程序和数据空间各64K字。 寄存器组包含8个辅助寄存器（AR0~AR7），它们可用作数据 存储器的间接寻址和暂存，从而增加芯片的灵活性和效率。这 些寄存器既可用指令直接寻址，也可用3比特的辅助寄存器指针 （ARP）间接寻址。辅助寄存器和ARP既可从数据存储器装数， 也可装入立即数。寄存器的内容也可存入数据存储器中。辅助 寄存器组与辅助寄存器算术单元（ARAU）相连接，用ARAU访 问信息表无需CALU参与地址操作，这样可让CALU进行其他操 作。
在哈佛结构中：由于程序和数据存储器 在两个分开的空间中，因此取指和执行能完全 重叠运行。 TMS320系列DSP芯片在基本哈佛结构的基础 上作了改进： 一是允许数据存放在程序存储器中，并被算 术运算指令直接使用，增强了芯片的灵活性； 二是指令存储在高速缓冲器（Cache）中，当 执行此指令时，不需要再从存储器中读取指令， 节约了一个指令周期的时间。如TMS320C30具 有64个字的Cache。进一步提高了运行速度和灵
2.2.4 特殊的DSP指令DSP芯片的另一个特征:特殊的指令。 指令DMOV：它完成数据移位功能。在数字信号处理中， 延迟操作非常重要，这个延迟就是由DMOV来实现的。 指令LTD：它在一个指令周期内完成LT、DMOV和 APAC（将乘法结果加到ACC中 ）三条指令。 指令FIRS:
第二章典型DSP芯片介绍
❖ 位反序寻址方式：用于快速傅立叶变换（FFT），使输出地 址单元都是相应输入地址单元的位反序，以二进制地址为例: 输入X[1]=0001, 则输出X[1]=1000 输入X[2]=1100, 则输出X[2]=0011 注：通过设置MODE1寄存器的BR0和BR8位(对应DAG1中 的i0和i8)，就可以使能位反序寻址模式。
对于定点和小数操作，只有高32位数据有效, 程序设计中标为：
PEx内部的寄存器组：R0－R15； PEy内部的寄存器组：S0－S15； 对于浮点操作，所有的40位数据都有效，程序 设计中标为： PEx内部的寄存器组：F0－F15； PEy内部的寄存器组：SF0－SF15 。
图2.1 ADSP21160内部结构图
M0—M7
M8—M15
B0—B7 L0—L7
B8—B15 L8—L15
地址修改方式的指令操作过程
M ＋ I 只输出地址M ＋I，I寄存器 值不更新
预修改示例： r1＝pm（m1，i5） //有效地址m1+i5 dm(4,i5)=addr_1 //有效地址4＋i5
I ＋M
I 先输出I寄存器 中的地址，后
PM和DM总线与PX寄存器
❖ PX寄存器又称为总线连接器（BUS connect）； ❖ PX寄存器为PM数据总线和DM数据总线之间的
数据传输提供通道（扩展哈佛结构）。 ❖ 另外利用PX寄存器，还可以与40位的通用数据
寄存器传递数据； ❖ 对于ADSP21160其PX寄存器长达64位，由PX1
寄存器（低32位）和PX2（高32位）组成。
PEx和PEy－（SIMD）
处理 处理器 DAG 程序4 器 核2 3
利用通用数据寄存器实现高度并行的指令操作
❖ 每个周期能实现多达9次的数据传输 （一句内）例如： F12＝F0×F4，F8＝F8＋F12，F9＝F8－F12， F0＝DM（I1，M1），F4＝PM（I8，M8）；
对于定点和小数操作，只有高32位数据有效, 程序设计中标为：
PEx内部的寄存器组：R0－R15； PEy内部的寄存器组：S0－S15； 对于浮点操作，所有的40位数据都有效，程序 设计中标为： PEx内部的寄存器组：F0－F15； PEy内部的寄存器组：SF0－SF15 。
图2.1 ADSP21160内部结构图
M0—M7
M8—M15
B0—B7 L0—L7
B8—B15 L8—L15
地址修改方式的指令操作过程
M ＋ I 只输出地址M ＋I，I寄存器 值不更新
预修改示例： r1＝pm（m1，i5） //有效地址m1+i5 dm(4,i5)=addr_1 //有效地址4＋i5
I ＋M
I 先输出I寄存器 中的地址，后
PM和DM总线与PX寄存器
❖ PX寄存器又称为总线连接器（BUS connect）； ❖ PX寄存器为PM数据总线和DM数据总线之间的
数据传输提供通道（扩展哈佛结构）。 ❖ 另外利用PX寄存器，还可以与40位的通用数据
寄存器传递数据； ❖ 对于ADSP21160其PX寄存器长达64位，由PX1
寄存器（低32位）和PX2（高32位）组成。
PEx和PEy－（SIMD）
处理 处理器 DAG 程序4 器 核2 3
利用通用数据寄存器实现高度并行的指令操作
❖ 每个周期能实现多达9次的数据传输 （一句内）例如： F12＝F0×F4，F8＝F8＋F12，F9＝F8－F12， F0＝DM（I1，M1），F4＝PM（I8，M8）；