任意进制计数器构成以及时序逻辑电路设计
6时序逻辑电路3【精选】
1、N > M
原理：计数循环过程中设法跳过N-M个状态。
具体方法 (a)置零法
(b)置数法
异步置零法 同步置零法
异步预置数法 同步预置数法
例：将十进制的74160接成六进制计数器
CP RD LD EP ET 工作状态 X 0 X X X 置 0（异步）
1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0）
无
40MHZ
74LS190 十进制可逆 异步
无
20MHZ
74LS568 十进制可逆 同步 同步（低）
20MHZ
74LS163A 4位二进制 同步 同步（低）
25MHZ
74LS161A 4位二进制 同步 异步（低）
25MHZ
74LS561 4位二进制 同步 同步（低）/异步（低）30MHZ
74LS193 4位进制可逆 异步 异步（高）
双时钟：74192－－集成十进制同步可逆计数器，其引脚排列图 和逻辑功能示意图与74193相同。
中规模集成计数器
几种中规模集成同步计数器
型号
模式 预置 清零
工作 频率
74LS162A 十进制 同步 同步（低）
25MHZ
74LS160A 十进制 同步 异步（低）
25MHZ
74LS168 十进制可逆 同步
25MHZ
74LS191 4位进制可逆 异步
无
20MHZ
74LS569 4位进制可逆 同步 异步（低）
20MHZ
74LS867 8位二进制 同步 同步
115MHZ
74LS569 8位二进制 异步 异步
115MHZ
三、任意进制计数器的构成方法
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
4.2.3 任意进制计数器
&
74LS290
CP1CP0
S91 S92R01R02
CP
VCC
~
4器置数端的置数功能。
取N
1
~N
之间的
2
N个有效状态构成N
进制计数器，将
置数端数据输入置成 N 1状态，N 2 状态为置数指令。当计
数器的状态循环到 N 2 时置数指令到来，计数器输出端
置为 N 1 ，计数器由N 1 开始计数直到 N 2 止，又开始新的 置数循环。
4.2.3 任意进制计数器
1.由触发器直接构成的任意进制计数器 2.利用集成计数器来构成的任意进制计数器
复习
如果计数脉冲CP的频率为f0，希望得到八分 频的输出波形，需几进制计数器？
异步二进制计数器的构成方法？
重点： 1．实现任意进制异步计数器的脉冲反馈法。 2．同步计数器的分析方法。
4.2.3 任意进制计数器
LD 1
CP
CCPP1CP0 A B CS9D1 S92R01RC02R
谢谢观赏！
4.2.3 任意进制计数器
2.利用集成计数器来构成的任意进制计数器
利用集成计数器可以很方便地构成任意进制计数器， 其关键点就是利用集成计数器的清零功能和置数功能。 1）利用计数器清零端的清零功能。
取计数过程中某一中间状态通过门电路控制清零端， 使计数器由此状态返回到0000状态。
Q3 Q2 Q1 Q0
4.2.3 任意进制计数器
2）控制各触发器的输入端。该方法是将二进制计数器 中某些触发器的输入端用反馈线和门电路进行控制， 以消去无效状态，构成任意进制计数器。
4.2.3 任意进制计数器
4个触发器的输入端输入信号不同，时钟控制信号 也不同。根据时序逻辑电路的分析方法，可以列出其 驱动方程、输出方程、状态方程根据状态方程还可以 列出其状态转换表，进而画出如图4-23所示的状态转 换图
时序逻辑电路设计
时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。
时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。
1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。
（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。
这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。
（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。
状态化简是建立在状态等价这个概念的基础上的。
（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。
（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。
（6）画规律电路，并检查自启动力量。
2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。
构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。
时序逻辑电路的分析方法(新)
J1 = Q3Q2 ； J2 = Q1 ；
J3 = Q2Q1 ；
K1 = 1 K2 = Q3 Q1 K3 = Q2
Q1n+1 = J1Q1+K1Q1 =Q3Q2 Q1 =（Q3+Q2 ） Q1
3) 状态方程 Q2n+1 = J2Q2+K2Q2 =Q2Q1+Q3Q2Q1
Q3n+1 = J3Q3+K3Q3 =Q3Q2Q1+Q3Q2
置入
（Q3Q2Q1Q0 / Y）
（检查自启动情况略）
（二）M >N 的情况（用多片N进制计数器组合构成）
例1 试用两片74LS160构成百进制计数器。
1、连接线路
P.264.
图 5.3.39
Y
C Q3 Q2 Q1 Q0 EP
LD 74LS160（2）ET
RD D3 D2 D1 D0 CP
2、连接方式与特点
Q3 Q2 Q1 Q0 CP0 74LS290 CP1
R01R02 S91S92
三、任意进制计数器的构成方法
用 N 进制计数器，构成 M 进制计数器 （一） M<N 的情况
1、复位法（即清零法） 利用第M+1个状态译码， 使 RD=0 ， 不等下一个CP到来，电路立即回到0000状态。 第M+1个状态为暂态，不等稳定，就已消失。 电路输出 M个稳定状态， 是M进制计数器。
5-3-2 计数器
计数器
同步
二进制 十进制 任意进制
异步
二进制 十进制 任意进制
加法，减法，可逆 加法，减法，可逆
加法计数器：随cp的输入，电路递增计数 减法计数器：随cp的输入，电路递减计数 可逆计数器：随cp的输入，电路可增可减计数
数电-时序逻辑电路 计数器
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
基于74LS192的任意进制计数器的设计
基于74LS192的任意进制计数器的设计【摘要】利用集成二、十进制计数器采用置数法、置零法设计任意进制计数器，分析设计方法，给出设计案例。
以集成计数器74LS192为例，运用置零法和置数法设计八进制计数器和二十四进制计数器，来讲述任意进制计数器的设计原理与基本方法。
【关键词】集成计数器;任意进制计数器的设计;置数法;置零法一、引言数字系统中的时序电路中，使用最多的电路就是计数器，计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
集成计数器是运用的最为广泛的一种时序部件。
集成计数器的种类非常多样，如果按计数器中数字的编码方式分类，可分为二进制计数器，十进制计数器等。
集成计数器中，二进制和十进制计数器比较多见，对于任意进制计数器，通常利用现有的二、十进制计数器通过反馈清零或反馈置数来实现。
任意进制计数器在控制系统中经常使用，是数字电子技术教学的重点内容之一，也是学生设计性实验的难点之一，以下就以集成计数器74LS192为例，介绍在已有的计数器基础上设计任意进制计数器的方法。
二、设计依据及举例1.74LS192的管脚图74LS192是同步十进制可逆计数器，它由四个主从T触发器和一些门电路组成。
具有双时钟输入、清零、保持、并行置数、加计数、减计数等功能。
图1为74LS192的管脚图。
图1 74LS192的管脚图图1中：CLR是清零端，高电平有效;UP是递加计数脉冲输入端;DOWN是递减计数脉冲输入端;～LOAD是置数控制端，低电平有效;～CO是进位输出端;～BO是借位输出端。
ABCD是置数端口。
2.任意进制计数器M小于N的情况假定已有的是N进制计数器，需要得到的是M进制计数器。
这时就有M小于N和M大于N两种情况。
例题为用74LS192设计一个八进制计数器：在N进制的计数器的计数顺序中，使计数器的计数状态跳过N-M的状态，就可以得到M进制计数器，如例，74LS192是一个十进制计数器，如想得到八进制计数器，输出状态QAQBQCQD需要从0000—1110状态，跳过0001及1001这两个状态。
实验六 任意进制计数器的构成
实验六任意进制计数器的构成设计性实验一、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数计构成N分频器，了解计数计的分频作用。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、用D触发器构成异步二进制加／减计数器图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。
图6－1 四位二进制异步加法计数器若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。
图中LD—置数端CP U—加计数端CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q 0、Q 1、Q 2、Q 3 —数据输出端 CR图6－2 CC40192引脚排列及逻辑符号CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下：当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
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取中间M种状态
14
同步预置数法 :
①选定循环初态Si，确定i，写i=（
）2，→D3D2D1D0
②判定循环末态Si+M-1
③写i+M-1=（ ）2，将Si+M-1
15
全部Q为1的端相与非→ LD
【例】用74161实现12进制计数器。 (2) 置数法（i=1）， M=12，在SM+i-1=S12=1100处反馈置1。
EP ET CLK
D0
D1
D2
D3
74160
Q0 Q1 Q2 Q3
C LD RD
1
13
6.3.2 计数器 LD的集成计数器为例) (以具有同步预置数端
取前M 种状态 置数法的应用可以分三种情况: （现有N进制计数器，构成M进制）
取后M 种状态
取中间M种状态
取(i)2——(i+M-1)2 共M个状态
LD Y ( AQ3Q0 AQ3Q1Q0 )
EP 1 CLK ET
CLK
1
预置数为D3D2D1D0＝ 0000
A
＆
1
Y 进位输出
A 1时，LD (Q3Q1Q0 ), 为12进制计数器
A 0时，LD (Q3Q0 ), 为10进制计数器
取后M 种状态
取(N-M)2——(N-1)2
个状态。
可采用进位输出端
置最小数(N-M)2法
取后M种状态
12
【例】用74160实现7进制计数器(置数法)。
(2)置数法（取后M种状态）， M=7，在进位输出端处反馈置最小数 数SN-M=S10-7=S3=0011
1 1
CLK 计数输入
LD (C )
1
6.3.2 计数器
1. M<N的情况
【 】
内容 回顾
在N进制计数器的顺序计数过程中，若设法使之跳 过（N－M）个状态，就可以得到M进制计数器了，其 方法有置零法（复位法）和置数法（置位法）。
置零法
置数法
2
6.3.2 计数器
a. 置零法：
【 】
内容 回顾
暂态
异步清零
3
置零法适用于有置 零（有异步和同步）输 入端的计数器，如异步 置零的有74LS160、161、 191、190、290,同步置 零的有74LS163、162， 其工作原理示意图如图 所示。
数字电子技术基础
阎石主编（第五版）
信息科学与工程学院基础部
6.3.2 计数器
四、任意进制计数器的构成方法
【 】
内容 回顾
M进制
若已有N进制计数器（如74LS161)，现在要实现M 进制计数器
M N M N
N进制
任意进制计数器只能用已有的计数器芯片通 过外电路的不同连接方式实现，即用组合电路产 生复位、置位信号得到任意进制计数器。
1 1
CLK 计数输入
LD (Q3Q2Q1 )
D0 D1 D2 D3
EP ET CLK
74161 Q0 Q1 Q2 Q3
C LD
RD
1
进位输出
17
6.3.2 计数器
【例】如图所示电路是可变计数器。试分析当控制 变量A为1和0时电路为几进制计数器。 解：置位信号为
D0 D1 D2 D3 74LS161 Q 0 Q1 Q 2 Q 3 C LD RD
0
0 0 0
1 0 1 0
1
01
8
6.3.2 计数器
b. 置数法： 有预置数功能的计数器可用此方法构成M进制计 数器。但注意74LS161(160)为同步预置数， 74LS191(190)为异步预置数。 置数法的原理是通过给计数器重复置入某个数 值的方法跳过（N－M）个状态，从而获得M进制 计数器的。 利用 LD 端重复置入某个数值，跳过多余状态 （N-M个），实现任意进制计数。
D0
D1
D2
D3
74161 Q0 Q1 Q2 Q3
C LD RD
1
进位输出
7
6.3.2 计数器
注：由于清零信号随着计数器被清零而立即消失，其持续 的时间很短，有时触发器可能来不及动作（复位），清零 信号已经过时，导致电路误动作，故置零法的电路工作可 靠性低。为了改善电路的性能，在清零信号产生端和清零 信号输入端之间接一基本RS触发器，如图所示。
9
6.3.2 计数器 LD的集成计数器为例) (以具有同步预置数端
取前M 种状态 置数法的应用可以分三种情况:
（现有N进制计数器，构成M进制）
置 零
取0000——（M-1）2
个状态
取前M种状态
10
【例】用74160实现7进制计数器(置数法)。
(1)置数法（取前M种状态）， M=7，在SM-1=S6=0110处反馈置零。
10ns 左右
暂态
4
利用异步复位端 R D ，跳过多余状态，实现任意进制计数。 异步复位法
（异步置零）
①计数到M时，清0，
②写SM=（
R ）2，全部Q为1的端相与非→ D
适用于异步清0的集 成计数器，当满足清0 条件时，立即清0。
【 】
内容 回顾
5
【例】用74160实现7进制计数器。 置零法，M=7，在SM=S7=0111处反馈清零。
S1 0001
1
1
CLK 计数输入
EP ET CLK
D0
D1
D2
D3
LD (Q3Q2 )
C LD
74161
Q0 Q1 Q2 Q3
RD
1
进位输出
16
【例】用74161实现12进制计数器。 (2’) 置数法（i=3）， M=12，在SM+i-1=S14=1110处反馈置1。
S 3 0011
a. 置零法（复位法）
基本思想是：计数器从全0状态S0开始计数，计满M个 状态后产生清零信号，使计数器恢复到初态S0，然后 再重复上述过程。 异步清零
【 】
内容 回顾
SM状态进行译码产生置 零信号并反馈到异步清 零端( R D)，使计数器立 即返回S0状态。
SM状态只在极短的瞬间 出现，通常称它为“过 渡态”。
R D (Q2Q1Q0 )
1
CLK 计数输入
EP ET CLK
Q3
C LD RD
1
进位输出
6
【例】用74161实现12进制计数器。
置零法，M=12，在SM=S12=1100处反馈清零。
R D (Q3Q2 )
1
CLK 计数输入
EP ET CLK
S 0 0000
LD (Q2Q1 )
1
CLK 计数输入
EP ET CLK
D0
D1
D2
D3
74160
Q0 Q1 Q2 Q3
C LD RD
1
进位输出
11
6.3.2 计数器 LD的集成计数器为例) (以具有同步预置数端
取前M 种状态 置数法的应用可以分三种情况: （现有N进制计数器，构成M进制）