小数分频器原理
小数分频器的设计及其应用

第24卷 增刊2005年9月国 外 电 子 测 量 技 术Foreign Elect ronic Measurement TechnologyVol.24,Suppl.Sep.,2005作者简介: 尹佳喜(1981-),华中科技大学电气与电子工程学院04级研究生,研究方向电力电子与电力传动。
研究与设计小数分频器的设计及其应用尹佳喜(华中科技大学电气与电子工程学院 湖北武汉430074)摘要:分频器是数字系统设计中最常见的电路之一,在数字系统设计中,经常需要对时钟进行小数倍分频。
本文给出了三种用于实现小数分频的方案,并将三种方案进行了比较。
在此基础上,介绍了小数分频器在直接数字频率合成技术和步进电机驱动速度控制中的两种常见应用。
关键词:小数分频器 直接数字频率合成 步进电机 频率The Design and Application of Decim al Fraction Frequency DividerY in Jiaxi(College of Elect ricit y and Elect ronic Engeneering ,H uaz hong Universit y of S cience and Techlonog y ,W uhan 430074,China )Abstract :Frequency division is one of t he mo st common circuit s in t he design of digital system.Generally ,decimal f raction f requency division is needed.In t his paper ,t hree met hods to realize deci 2mal f raction frequency division are given ,and t he comparison among t he t hree met hods is presented.Applications of decimal Fraction Frequency divider in t he area such as direct digital f requency syn 2t hesis technology and stepper motor drive speed controller are int roduced.K eyw ords :decimal f raction frequency divider ,direct digital frequency synt hesis (DDS ),stepper mo 2tor ,frequency.0 引言 现代电子系统设计中,数字电子系统所占的比例越来越大,现代电子系统发展的趋势是数字化和集成化。
任意数(整数、小数)分频器

任意数(整数、小数)分频器一、分频原理1.1偶数倍分频偶数倍分频通过计数器计数是很容易实现的。
如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
1.2奇数倍分频奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为:对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
与此同时进行下降沿触发的模N 计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过(N-1)/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
如图1-1所示,是一个3分频器的仿真时序图。
图1-1 3分频器时序图1.3小数分频1.3.1原理小数分频有很多方法,基本原理都是一样,在若干分频周期中,使某几个周期多计或少计一个数,从而在整个周期的总体平均意义上获得一个小数分频比。
设:K为分频系数;N为分频系数的整数部分;X为分频系数的小数部分;M为输入脉冲个数;P为输入脉冲个数;n为小数部分的位数。
小数分频器的verilog-hdl设计

频率合成技术是现代通讯系统的重要组成部分,他将一个高稳定和高准确度的基准频率,经过四则运算,产生同样稳定度和基准度的频率。
分频器是集成电路中最基础也是最常用的电路。
整数分频器的实现比较简单,可采用标准的计数器或可编程逻辑器件设计实现。
但在某些场合下,时钟源与所需的频率不成整数倍关系,此时可采用小数分频器进行分频。
本文利用veriloghdl硬件描述语言的设计方式,通过modelsimse开发软件进行仿真,设计基于fpga的双模前置小数分频器。
随着超大规模集成电路的发展,利用fpga小数分频合成技术解决了单环数字频率合成器中高鉴相频率与小频间隔之间的矛盾。
1双模前置小数分频原理小数分频器的实现方法很多,但其基本原理一样,即在若干个分频周期中采取某种方法使某几个周期多计或少计一个数,从而在整个计数周期的总体平均意义上获得一个小数分频比,设要进行分频比为k的小数分频,k可表示为:式中:n,n,x均为正整数;n为到x的位数,即k有n位小数。
另一方面,分频比又可以写成:式中:m为分频器输入脉冲数;p为输出脉冲数。
令p=10n,则:以上是小数分频器的一种实现方法,即在进行10n次n分频时,设法多输入x个脉冲。
2电路组成每个周期分频n+10-n.x,其电路双模前置小数分频器电路由÷n/n+1双模分频器、控制计数器和控制逻辑3部分组成。
当a点电平为1时,进行÷n分频;当a点电平为0时进行÷n+1分频。
适当设计控制逻辑,使在10n个分频周期中分频器有x次进行÷n+1分频,这样,当从fo输出10n个脉冲时,在fi处输入了x.(n+1)+(10n-x).n个脉冲,也就是10n.n+x个脉冲,其原理如图1所示。
3小数分频器的verilog-hdl设计现通?过设计一个分频系数为8.7的分频器来给出使用veriloghdl语言设计数字逻辑电路的一般设计方法。
这里使用÷8/9双模前置分频器,按照前面的分析,可以通过计数器计数先做3次8分频,后做7次9分频,即可得到平均分频系数8.7。
简述小数分频技术原理及其电路机理解析

简述小数分频技术原理及其电路机理解析摘要:本文主要介绍了小数分频技术的理论和故障机理分析关键字:小数分频;小数环;锁相环1引言1964年第一台全晶体管信号发生器的诞生,从此信号发生器便进入了飞速发展阶段。
伴随着电子技术的发展,电子测试测量方向对信号发生器的要求也日益提高,传统的整数锁相技术已经无法满足更高的技术要求。
2小数分频技术的背景及意义整数N分频锁相技术具有锁定频率的特性,可以把整机信号的频率锁定在参考时钟信号频率的整数倍上。
但同时,它在技术层面存在很多瑕疵,整机输出信号的频率只能以参考时钟信号频率的整数倍变化。
当我们需要更高的锁相环频率分辨率时,就只能降低参考时钟频率的大小,而这必然会影响信号发生器中的锁相环性能,导致信号的相位噪声指标变差,降低信号的频谱纯度。
因此,就必须利用其它方法来加强它的频谱纯度。
小数分频运用一种平均的思想来获得小数的分频比。
通过改变分频比的某位小数,就可以在不改变参考频率的情况下来获得较高的频率分辨率。
从而解决了传统整数N分频锁相环路鉴相频率和分辨率相互影响、相互冲突的矛盾。
采用小数分频技术,来提高鉴相频率既可增加环路带宽范围,加强反馈环路增益效果,提高频率转换效率,又可以降低因为大分频比N导致的相位噪声增大现象,从而可获得比整数N分频锁相环路更好的噪声性能,降低环路的相位噪声,提高频谱纯度。
小数分频锁相技术可以使分频比变为小数,对频率进行细分,获得任意小的频率步进,实现了极高分辨率的分频比,它具有频率分辨率高、锁相时间短、相位噪声低的优势。
3小数分频技术的原理小数分频顾名思义,即输出频率可以按参数输入频率的分数倍变化而变化。
其实现原理为:在多个分频周期中,使其某几个周期抽掉一个波形或者加入一个波形,从而在整个的平均计数周期中,得到一个小数分频比。
锁相频率合成器的基本特性是,每当可编程分频器的分频比改变 1 时,得到输出频率增量为参考频率 fr。
假设可编程分频器能提供小数的分频比,每次改变某位小数,就能在不降低参考频率的情况下提高参考频率分频比了。
小数N分频频率合成器的原理和实现

2. 传统 F-NPLL 频率合器的原理
传统的 F-NPLL 频率合器的结构如图 1 所示,它是由鉴相器(PD),低通滤波器 (LPF),压控振荡器(VCO),双模分频器 (÷ N/N+1),累加器(P+Q)组成。
两起故障都具有失磁故障的特征:无 功反向。值班人员按规定迅速降低有功负 荷,机组进入失磁异步运行状态,在消除失 磁原因后,恢复励磁(启动备用励磁机、手
上接第 158 页 其中电荷泵(CP)部分可以很方便地 设置环路增益并简化积分器的实现(也可 不用),能够把误差信号转变为电流信号, 用于驱动环路滤波器。整个环路的工作原 理:先将压控振荡器频率预置在一个粗值 上,经分频器分频(通过改变分频比来减小 剩余相位抖动),分频后的频率与基准频率 在鉴相器中比相,产生的差值信号经环路 滤波器的积分和滤波,形成的直流信号加 到 VCO 上微调 VCO 输出频率,使其频率 锁定在预置频率上,其频率稳定度和准确
动 合 灭 磁 开 关 ),使 发 电 机 重 新 进 入 同 步,恢复正常工作状态。
5 结束语
同步发电机失磁异步运行时要从系统 吸取大量的无功功率,这无论对系统还是 发电机本身的安全运行都会带来不良的影 响。但是理论研究和运行经验都表明,在一 定的条件下,积极而谨慎地利用同步发电 机短时间的异步运行,采取措施恢复励磁, 使之迅速恢复同步,对于改善电力系统的 运行条件也是有利的。
汽轮发电机的转子是个圆柱体,纵轴 和横轴的磁导相差不大,因此两倍频率电 流在发电机中引起的机械振动较小,对机 械强度危害性较小。而对于转子是凸极式 的水轮发电机由于转子的直径较大,纵轴 和横轴的磁导相差较大,所引起的振动较 大,对机械强度有较大的危害性。
电子教材-小数分频锁相环的工作原理

4
小数分频锁相环的优点
– 无线对讲机必须以 1Hz 为频率步进
整数分频 锁相环: • 鉴相频率 (PDF) = 1 Hz !!! 小数分频 锁相环: • 鉴相频率 (PDF) = 10 KHz (若 Nfractional = 0.0001)
小数分频锁相环的工作原理
下一代无线基站的成功设计技巧
议程
-PLL 介绍及小数分频锁相环的优点 -小数分频锁相环的错误使用 -小数分频锁相环详解 -参考杂散及如何减少杂散 -总结
2
锁相环基础
R 计数器
fref
无噪声及稳定的 参考信源
÷R
鉴相器 及 电荷泵
环路 滤波器 压控振荡器 N 计数器 ÷N
900 900 900 900 901 900.2 第 1 次 第 2 次 第 3 次 第 4 次 第 5 次 平均值
– 瞬时相位错误会产生大量的小数杂散,并出现在偏移中心频率 Nfractional x PDF 之处
12
Delta sigma 小数分频 锁相环
R 计数器
fref
无噪声及稳定的 参考信源
• N 值越低,增加的噪声便越少
6
小数分频锁相环的优点
-80 Phase noise /dBc/Hz
-120 N=40000 N=400 -160
-200 0.1 1 10 Offset /KHz 100 1000
• N 计数器会令频综的噪声增加 20 log(N) – 整数分频 锁相环: 噪声增幅 = 92 dB – 小数分频 锁相环: 噪声增幅 = 52 dB • N 值越低,增加的噪声便越少
双模前置小数分频器

分频器的背景应用
数字分频器一般有两类 : 一类是脉冲波形均匀分布的分频器 , 即常规分频器 ; 另一类是脉冲波形不均匀分布的分频器 。常规分频 器一般只能进行整数倍分频 ,且分频倍数须为偶数 。但在某些场合 , 时钟源与所需的频率不成偶数倍数关系 ,此时就需要波形不均匀的 分频器 , 这种分频器除可进行整数倍分频外 ,还能进行小数倍分频 , 从而可以得到相对连续的频率输出 ,可应用于很多数字系统中 ,如直 接数字频率合成中输出波形的频率控制以及步进电机中转速的控制 等。 本课题研究的是双模前置小数分频器,在整数交错分频的基础 上实现小数分频,然后通过频率计最终显示实际频率并进行误差分 析。
理论频率
4.444444 17.77778 35.55556 71.11111 284.4444 4551.111 18204.44 36408.89 208319.7
小数分频仿真原理图
四分频
三分频
四分频
三分频
四分频
...
误差来源
1、由于从N分频切换到N+1分频和N+1分频切换到N 分频都会产生一个随时间增长的相位移,存在时延 和竞争冒险而产生毛刺。 2、由于具有小数分频比的分频器的特殊性, 就决定 了这种分频器产生的时钟信号具有一定的固有抖动, 对于不同的控制器固有抖动不同。 3、由于具体实际中时钟脉冲是有限的,不能恰好分 成所需脉冲的整数倍,多出来的部分没有办法进行 分频,故而产生了误差。
高频输入信号
计数
0 1
2
3
4
....... .. ........
n-3
n-2
n-1
n
输出低频信号
以10分频为例
当计数器输出为0到4时,输出为0,当 计数器输出为5到9时,输出为1,即得十分频 分频器。
小数分频器原理

基于CPLD/FPGA的半整数分频器的设计摘要:简要介绍了CPLD/FPGA器件的特点和应用范围,并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plus II开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。
关键词:VHDL CPLD/FPGA 数字逻辑电路设计半整数分频器1 引言CPLD(Complex programmable Logic Device,复杂可编程逻辑器件)和FPGA(Field programmable Gates Array,现场可编程门阵列)都是可编程逻辑器件,它们是在PAL、GAL等逻辑器件基础上发展起来的。
同以往的PAL、GAL相比,FPGA/CPLD的规模比较大,适合于时序、组合等逻辑电路的应用。
它可以替代几十甚至上百块通用IC芯片。
这种芯片具有可编程和实现方案容易改动等特点。
由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM、或EPROM中,因而在可编程门阵列芯片及外围电路保持不动的情况下,换一块EPROM芯片,就能实现一种新的功能。
它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点,因此,可广泛应用于产品的原理设计和产品生产之中。
几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。
在现代电子系统中,数字系统所占的比例越来越大。
系统发展的越势是数字化和集成化,而CPLD/FPGA作为可编程ASIC(专用集成电路)器件,它将在数字逻辑系统中发挥越来越重要的作用。
在数字逻辑电路设计中,分频器是一种基本电路。
通常用来对某个给定频率进行分频,以得到所需的频率。
整数分频器的实现非常简单,可采用标准的计数器,也可以采用可编程逻辑器件设计实现。
但在某些场合下,时钟源与所需的频率不成整数倍关系,此时可采用小数分频器进行分频。
比如:分频系数为2.5、3.5、7.5等半整数分频器。
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基于CPLD/FPGA的半整数分频器的设计
在数字逻辑电路设计中,分频器是一种基本电路。
通常用来对某个给定频率进行分频,以得到所需的频率。
整数分频器的实现非常简单,可采用标准的计数器,也可以采用可编程逻辑器件设计实现。
但在某些场合下,时钟源与所需的频率不成整数倍关系,此时可采用小数分频器进行分频。
比如:分频系数为2.5、3.5、7.5等半整数分频器。
笔者在模拟设计频率计脉冲信号时,就用了半整数分频器这样的电路。
由于时钟源信号为50MHz,而电路中需要产生一个20MHz的时钟信号,其分频比为2.5,因此整数分频将不能胜任。
为了解决这一问题,笔者利用VIDL硬件描述语言和原理图输入方式,通过MAX+plus II开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整数分频器电路的设计。
2 小数分频的基本原理
小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器,然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。
如设计一个分频系数为10.1的分频器时,可以将分频器设计成9次10分频,1次11分频,这样总的分频值为:
F=(9×10+1×11)/(9+1)=10.1
从这种实现方法的特点可以看出,由于分频器的分频值不断改变,因此分频后得到的信号抖动较大。
当分频系数为N-0.5(N为整数)时,可控制扣除脉冲的时间,以使输出成为一个稳定的脉冲频率,而不是一次N分频,一次N-1分频。
3 电路组成
分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。
在实现时,模N计数器可设计成带预置的计数器,这样可以实现任意分频系数为N-0.5的分频器。
图1给出了通用半整数分频器的电路组成。
采用VHDL硬件描述语言,可实现任意模N的计数器(其工作频率可以达到160MHz以上),并可产生模N逻辑电路。
之后,用原理图输入方式将模N逻辑电路、异或门和D触发器连接起来,便可实现半整数(N-0.5)分频器以及(2N-1)的分频。
4 半整数分频器设计
现通过设计一个分频系数为2.5的分频器给出用FPGA设计半整数分频器的一般方法。
该2.5分频器由模3计数器、异或门和D触发器组成。
4.1 模3计数器
该计数器可产生一个分频系数为3的分频器,并产生一个默认的逻辑符号COUNTER3。
其输入端口为RESET、EN和CLK;输出端口为QA和QB。
下面给出模3计数器VHDL描述代码:
library ieee;
use ieee.std-logic-1164.all;
use ieee.std-logic-unsigned.all;
entity counter3 is
port(clk,reset,en:in std_logic;
qa,qb:out std-logic);
end counter3;
architecture behavior of counter3 is
signal count:std-logic-vector(1 downto 0);
begin
process(reset,clk)
begin
if reset='1'then
count(1 downto 0)<="00";
else
if(clk 'event and clk='1')then
if(en='1')then
if(count="10")then
count<="00";
else
count<=count+1;
end if;
end if;
end if;
end if;
end process;
qa<=count(0);
qb<=count(1);
end behavior;
任意模数的计数器与模3计数器的描述结构完全相同,所不同的仅仅是计数器的状态数。
上面的程序经编译、时序模拟后,在MAX+PLUS II可得到如图2所示的仿真波形。
4.2 完整的电路及波形仿真
将COUNTER3、异或门和D触发器通过图3所示的电路逻辑连接关系,并用原理图输入方式调入图形编辑器,然后经逻辑综合即可得到如图4所示的仿真波形。
由图中outclk与inclk的波形可以看出,outclk会在inclk每隔2.5个周期处产生一个上升沿,从而实现分频系数为2.5的分频器。
设inclk为50MHz,则outclk为20MHz。
因此可见,该电路不仅可得到分频系数为2.5的分频器(outclk),而且还可得到分频系数为5的分频器(Q1)。
5 结束语
选用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件实现半整数分频后,经逻辑综合后的适配分析结果如表1所列。
本例中的计数器为2位宽的位矢量,即分频系数为4以内的半整数值。
若分频系数大于4,则需增大count的位宽。
表1 半整数分频器适配分析结果
选用器件I/O延迟时间使用引脚数工作频率EPF10K10LC844 17.7ns 5/84(5.95%)68.02MHz。