小数分频频率合成器的理论基础(翻译)
第2章频率合成器的工作原理与主要部件
§2-3 压控振荡器
§2-3 压控振荡器
一.对于压控振荡器,一般应该考虑如下的要求:
Vm
2
(
e )
Vm
2
(3
e )
§2-2-1 门鉴相器-----与非门
由此,可以画出与非门鉴相器的
vd (t) ~e 关系图
Kd
Vm
2
§2-2-1 门鉴相器-----异或门
Vd VRVV
§2-2-1 门鉴相器-----异或门
§2-2-1 门鉴相器-----异或门
从图中可以看出,异或门输出的波形为输入波形周期的一半
二.电流型鉴频鉴相器
C1,C2和R构成积 分滤波网络.
场效应管BG3为源 极输出器,误差电 压从源极输出,加 到压控振荡器上去 控制VCO频率的 变化.
二.电流型鉴频V 鉴A(j相)器I0(j)Z(j)
数字比相器对两个输入信号进行比相,比相后电流开关 在A点产生充电或放电电流I(t).
I(t)的宽度反映了两个输入信号的相位差值. I(t)的极性反映了两个输入信号的相位差的正或负值.
有比相作用,而脉冲上升沿不影响输出电 平.即对输入脉冲的宽度无一定要求. (2)由与非门2,3和4,5组成的两个RS触 发器具有记忆正负相位差的作用,它是此 比相器的关键部件.而与非门8具有比相 后的复原作用.
一.电压型鉴频鉴相器
2.恒压泵电路(书P56)
一.电压型鉴频鉴相器
3.鉴频原理 当输入信号基准信号和比较信号的相位
小数频率合成器介绍
小数频率合成器介绍
David Yu
【期刊名称】《世界电子元器件》
【年(卷),期】2003(000)008
【摘要】@@ 频率合成器是从一个或多个参考频率中产生多种频率的器件,频率合成器在无线通信中有着广泛的应用.本文主要介绍采用最新技术的小数频率合成器以及其相对于整数频率合成器的优点.
【总页数】1页(P28)
【作者】David Yu
【作者单位】RF Micro Devices公司高级应用工程师
【正文语种】中文
【中图分类】TN91
【相关文献】
1.一种用于导航接收机的小数分频锁相式频率合成器 [J], 夏怡;张晓林;韩冰杰
2.小数分频频率合成器的∑-△调制分析及优化 [J], 杨建明
3.△-Σ小数分频频率合成器带外量化噪声滤除技术 [J], 胡礼扬;王军
4.小数分频频率合成器中Σ-Δ调制器设计与实现 [J], 晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈
5.一种基于Σ-Δ调制小数分频PLL的低杂散宽带频率合成器设计 [J], 叶宝盛;符明飞;王晓安
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小数N分频频率合成器的原理和实现
２． 传统 Ｆ－ＮＰＬＬ 频率合器的原理
传统的 Ｆ－ＮＰＬＬ 频率合器的结构如图 １ 所示，它是由鉴相器（ＰＤ），低通滤波器 （ＬＰＦ），压控振荡器（ＶＣＯ），双模分频器 （÷ Ｎ／Ｎ＋１），累加器（Ｐ＋Ｑ）组成。
两起故障都具有失磁故障的特征：无 功反向。值班人员按规定迅速降低有功负 荷，机组进入失磁异步运行状态，在消除失 磁原因后，恢复励磁（启动备用励磁机、手
上接第 １５８ 页 其中电荷泵（ＣＰ）部分可以很方便地 设置环路增益并简化积分器的实现（也可 不用），能够把误差信号转变为电流信号， 用于驱动环路滤波器。整个环路的工作原 理：先将压控振荡器频率预置在一个粗值 上，经分频器分频（通过改变分频比来减小 剩余相位抖动），分频后的频率与基准频率 在鉴相器中比相，产生的差值信号经环路 滤波器的积分和滤波，形成的直流信号加 到 ＶＣＯ 上微调 ＶＣＯ 输出频率，使其频率 锁定在预置频率上，其频率稳定度和准确
动 合 灭 磁 开 关 ），使 发 电 机 重 新 进 入 同 步，恢复正常工作状态。
５ 结束语
同步发电机失磁异步运行时要从系统 吸取大量的无功功率，这无论对系统还是 发电机本身的安全运行都会带来不良的影 响。但是理论研究和运行经验都表明，在一 定的条件下，积极而谨慎地利用同步发电 机短时间的异步运行，采取措施恢复励磁， 使之迅速恢复同步，对于改善电力系统的 运行条件也是有利的。
汽轮发电机的转子是个圆柱体，纵轴 和横轴的磁导相差不大，因此两倍频率电 流在发电机中引起的机械振动较小，对机 械强度危害性较小。而对于转子是凸极式 的水轮发电机由于转子的直径较大，纵轴 和横轴的磁导相差较大，所引起的振动较 大，对机械强度有较大的危害性。
小数N分频低相噪频率合成器设计
小数N分频低相噪频率合成器设计摘要:频率合成器是无线通信系统的重要组成部分，被称为系统的心脏。
换频时间及其频率稳定度、频率分辨率、相噪噪声是其关键参数。
本文介绍一种基于小数N分频的锁相环(PLL)，结合高稳压控振荡器(VCO)，输出精度准确，换频时间短，频率步进小的频率合成器，能实现每秒1000跳及以上的频率变换，切换频时间部超过20us。
1 绪论1.1课题研究的背景和意义从20世纪80年代以来，随着计算机、数字信号处理、扩频通信、自适应通信等现代电子信息技术的发展，各种先进的电子技术和新型的元器件被广泛地应用在现代军事通信领域。
跳频通信作为扩频通信的一种主要形式，由于其具有抗干扰、保密、抗截获和抗衰落等特点，并能做到频谱资源共享，在当前军事抗干扰通信系统中被广泛应用。
跳频通信系统的一项重要参数是频率的跳变速度，它在很大程度上决定了跳频通信系统抗跟踪式干扰的能力，这一点在电子对抗中尤为重要。
因此，高速的频率合成器就成为跳频通信系统中的关键部件之一。
本课题的主要任务是研制一个高跳速、高分辨率、高频谱纯度的小型化频率合成器，其设计基于集成的PLL芯片及高度稳定的VCO，能够满足高分辨率、高频谱纯度的频率合成器，系统能快速适应风云变化的战场环境，提高通信装备的灵活性。
本课题运用当今先进的器件资源和设计思想，研究具有高跳速、高分辨率、高频谱纯度的小型化频率合成器，实践军事通信的前沿技术，因此这是一项值得深入研究的课题。
1.2 国内外的研究现状随着现代电子技术进步和器件制造工艺的提高，目前频率合成主有三种方法：直接模拟合成法、直接数字合成法和锁相环合成法。
直接模拟合成法利用倍频（乘法）、分频（除法）、混频（加法与减法）及滤波，从单一或几个参考频率中产生多个所需的频率。
该方法频率转换时间快（小于100ns），但是体积大、功耗大，目前已基本不被采用。
直接数字合成（DDS）是从相位概念出发直接合成所需波形。
DDS应用在射频段的一个缺点是它的时钟频率要高于输出信号至少两倍，而如此高的时钟频率是不易实现的，并且D/A变换器的速度也限制了DDS的工作频率。
小数分频锁相频率合成器的研究论述
小数分频锁相频率合成器的研究论述作者：默亚斌来源：《中国科技博览》2016年第02期[摘要]频率合成器是雷达、通信设备、电子侦察设备当中的重要部件，因此在现代的科技领域当中具有极大的研究价值。
随着科学技术的不断发展，频率合成器的功能也更加的完善。
小数分频锁相频率合成器是近年来新研发的一种高分辨率、高稳定性、低噪声的一种新型频率合成器。
本文从锁相环设计方法、工作原理、工作性能等方面对小数分频锁相频率合成器进行了研究。
[关键词]小数分频锁相频率合成器中图分类号：TN74 文献标识码：A 文章编号：1009-914X（2016）02-0394-01频率合成器的主要功能是产生电频或调频，从而达到传输信号的作用。
因此，频率合成器被广泛应用于信号源的构建上。
在现代电子设备中，频率合成器也是十分常见的一种部件，例如在雷达设备、电子信息设备中通常都能找到频率合成器。
小数分频锁相频率合成器是频率合成器的一种类型，主要由晶体振荡器、分频器、相位电路等几个部分组成。
与其他频率合成器相比，具有调频速度快、分辨率高等特点，因而在近几年获得了广泛的应用。
1.频率合成技术发展现状近年来，电子产业的发展速度十分惊人，由此产生的电子设备类型也极为丰富，尤其是在通信、航天、电子等领域，技术和设备更新换代的速度极高。
这为频率合成技术的发展提供了一个良好的平台。
频率合成器的各项功能有了明显的完善，造价成本则有了一定的下降，从而促进了这一设备的广泛应用。
频率合成器的类型也变得更加丰富。
传统的电压型频率合成器已经不是最常使用的设备类型，小数分频锁相合成器得到了快速的发展。
这种新型设备的优势在于，能够在实现同步步进的基础上显著提高分辨率，进而进一步降低设备的生产应用成本。
随着电子技术的进一步发展，小数分频锁相频率合成器的各项性能也将得到更好的完善和发展。
2.锁相环的基本理论2.1 锁相环基本理论从根本上来说，锁相环是一个控制电路，主要由鉴相器、振荡器、滤波器等几个部分组成。
一种高分辨率_小数分频频率合成器
N div = Y 1( Z) + Y 2( Z) ( 1 - Z- 1) + Y 3 ( 1 - Z- 1 ) ( 1
- Z- 1) = N . F ( Z) + ( 1 - Z- 1) 3 E3 ( Z)
( 1)
F er r( Z) = [ N div( Z) - N . F( Z) ] Fref=
4 期
郭桂良等: 一种高分辨率 小数分频频率合成器
5 17
通过比较简单的控制电路来实现大范围的整数/ 小 数分频的变化。经流片验证这种方法分频准确有效。
表 1 MASH 输出译码表 Tab. 1 Coding table for the MASH output
b2
b1
b0
0
0
0
0
0
1
Output level 0 1
1 小数分频频率合成器结构
传统的锁相环频率合成器由压控振荡器、鉴频 鉴相器、环路滤波器、分频器和参考频率源组成。频 率合成器的输出为f VCO = N ×f ref , 其中N 是整数, 用 于改变锁相环的输出频率。而传统的小数分频频率 合成器只有 N 和 N + 1 两种模式, 存在相差的连续 累加, 相位杂散较严重。为了消除杂散用sigm a-delt a 调制器来控制多模分频器的方案被提出[ 4-5] , 这种方 案在 N 不变的情况下, 实现 N . F 时( N 为自然数, . F 为小数) , 可直接利用多模分频器多个周期内平 均得到, 但如果N 和F 都需要大范围内变化, 控制比 较复杂, 对于硬件要求也比较高[ 4-7] 。有些方案芯片 中集成了R A M , 浪费了大量的面积[ 4] ; 而采用DA C/ PF D 的方法, 更是增加了设计的难度和复杂 度[ 7] ; 还有采用复杂的控制逻辑方案, 也增加了电路的开 销和设计复杂度[ 5-6] 。基于此, 文中提出了一种通过 简单控制即可在大范围内实现N 和F 的变化的小数 / 整数分频器, 如图1 所示。实现整数变化时, 不同于 传统小数分频器通过复杂的编程和控制实现, 通过 先设计一个[ - 3, 4] 宽度为 8 的不变窗口, 变化整数 时, 只需将窗口的中心位置进行移动, 窗口中心位置 即为分频的整数部分。小范围内窗口中心位置的移 动通过 c2、c1、c0 来实现, 大范围移动则还需要改变 计数器 B 计数值。控制简单, 电路复杂度低。
小数分频器原理
基于CPLD/FPGA的半整数分频器的设计摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。
关键词：VHDL CPLD/FPGA 数字逻辑电路设计半整数分频器1 引言CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field programmable Gates Array，现场可编程门阵列）都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件基础上发展起来的。
同以往的PAL、GAL相比，FPGA/CPLD的规模比较大，适合于时序、组合等逻辑电路的应用。
它可以替代几十甚至上百块通用IC芯片。
这种芯片具有可编程和实现方案容易改动等特点。
由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM、或EPROM中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM芯片，就能实现一种新的功能。
它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点，因此，可广泛应用于产品的原理设计和产品生产之中。
几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。
在现代电子系统中，数字系统所占的比例越来越大。
系统发展的越势是数字化和集成化，而CPLD/FPGA作为可编程ASIC（专用集成电路）器件，它将在数字逻辑系统中发挥越来越重要的作用。
在数字逻辑电路设计中，分频器是一种基本电路。
通常用来对某个给定频率进行分频，以得到所需的频率。
整数分频器的实现非常简单，可采用标准的计数器，也可以采用可编程逻辑器件设计实现。
但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。
比如：分频系数为2.5、3.5、7.5等半整数分频器。
小数分频论文频率合成器论文
小数分频论文频率合成器论文摘要：本文进行了基于小数分频技术的频率合成器的研究与设计。
首先分析小数分频锁相的工作原理，随后设定了设计指标，进行控制部分设计、环路滤波器设计、压控振荡器的设计，从而实现基于小数分频技术的频率合成器。
并通过测试，其性能指标已达到设计要求。
关键词：小数分频；频率合成器；分频frequency synthesizer design based on fractional frequency division technologywang xiaoning(dalian air traffic controlstation,dalian116033,china)abstract:this article was based on fractional frequency synthesizer technology,research and design.first of fractional pll works,then set the design specifications,the control part of the design,loop filter design,the vco design,enabling technology-based fractional frequency synthesizer.and tested,its performance has reached the design requirements.keywords:fractional frequency division;frequencysynthesizer;frequency一、引言小数分频频率合成器是近年来出现的一种新技术，与传统的频率合成的技术方式相比，它具有分辨率高，相位噪声低的优点。
dds也是今年出现的一种新型技术，但是dds的工作频率一般较低，如果实现的频率合成器需要较高的频率，仅仅使用dds很难满足。
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小数分频频率合成器的理论基础(翻译)小数分频频率合成器的理论基础A. Marques _, M. Steyaert and W. SansenESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium本文提出了一种基于锁相回路（PLL）频率合成器的演变概述。
数字PLL的主要限制的描述，以及随之而来的小数N技术使用的必要性是有道理的。
合成频率的旁瓣典型的杂散噪声线的起源进行了解释。
它通过使用数字∆∑调制器来控制分频值展示了如何消除这些杂散噪声线。
最后，数字∆∑调制器的使用同分数N PLL的输出相位噪声的影响一起进行了分析。
1.介绍无线通信领域，在过去十年中有了很大的发展。
这种快速发展，主要是通过引进强大的数字信号处理技术。
这些技术允许执行复杂的调制解调方案，以及先进的数字校正技术，最终产生非常高性能的系统，可以完全或几乎完全集成在一个标准的低成本技术。
典型的接收器/发射器无线系统RF部分如图1所示。
可以看出，在无线系统中，一个或多个频率合成器几乎都是必要的，同时在接收和发射部分。
此频率合成器必须不仅能够产生感兴趣的频带内的所有频率，以及产生具有高纯度的，由于不断下降的频道间距。
图1 典型的射频部分，一个无线接收器/发射器系统在无线系统领域，在过去几年中主要重点一直是在一个完整的系统的全面整合，包括发射器/接收器和频率合成器，使用短沟道CMOS或BiCMOS工艺（见[1,13]其引用）。
因此，频率合成精度高，稳定的需求令人难以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典型的信道间隔几百万赫兹数100千赫），和低相位噪声数字（100dBc的订单数100千赫载波）。
此外，同时，在过去几十年，数字可编程的频率合成器的需求也增加了。
本文提供了一个数字可编程频率合成器相位锁定回路（PLL）为基础的演变概述。
由于相位噪声实际上是为无线通信系统所要求的规格是非常艰难的，主要的重点将在相位噪声的分析和如何在不削弱系统的其他特征的同时减少它。
下面的思想将是这些结构将被期望用在高频无线系统，并完全或几乎完全集成成本低，技术标准（如尽可能短通道数字CMOS技术）。
第2节中，我们提供了动机研究基于PLL可编程频率合成，提出不久在其他的替代品存在一定的局限性。
第3节中，众所周知的数字锁相环介绍，这种结构的主要限制。
在第4节，小数N 分频PLL原理解释，结构最重要的问题是确定的。
因此，在第5条，该方法在[7,11]开发实现小数N使用Δ-Σ调制器的功能进行了探讨。
最后，在第6条，得出了一些结论有关这些技术的探索。
2.频率合成技术有几种可能的频率合成技术。
最常用的方法是：第一，直接模拟合成;第二，直接数字合成；第三，基于PLL结构的间接合成[4,6,12]。
直接模拟合成，如图2所示，硬件密集的技术，使一个实现精细的频率分辨率和快速开关时间。
然而，这种技术不适合高频的和传统的CMOS 低相位噪声合成（或BiCMOS工艺）技术。
事实上，集成度实现这种技术是相当减少，产生的结果实现起来非常昂贵。
图2 直接合成技术的原则直接数字合成，在图3中，提供如直接模拟合成技术，精细的频率决议和快速开关时间。
它也可以完全在一个标准的CMOS技术下实施这项技术，。
此外，通过一个相对简单的修改相位累加器的结构，它甚至还提供了一个简单的方式实现直接的相位和频率调制在一个成本稍高的芯片面积上。
然而，对于典型的无线应用需要高频率和低相位噪声，硬要求DAC的时钟频率上，决议，非线性性和毛刺能量的使用这项技术是不可能的。
图3 直接数字合成技术间接的合成，如图4所示，是比较与前两次的技术，更适合高频率的正弦信号的合成。
此外，可以集成合成器的主要组成部分在BiCMOS或即使在CMOS技术。
电压通常主要控制振荡器（VCO）构成整合的问题。
但是，目前它也有可能集成这个模块在一个标准的CMOS技术之上，即使在千兆赫兹的频率范围内操作和实现了非常低的相位噪声的数字[3,8,9,14]。
图4 数字锁相环这种技术的主要问题导致合成过程中的间接性质。
首先，由于参数是一个非常低的频率信号相对合成信号，在频带参数相位噪声等于PLL 显示输出乘以一个大因数（频率乘以分频系数为100增加了带内参数相位噪声40分贝）。
第二，低频率参考信号要求PLL环路带宽更小，因此产生固有的缓慢切换结构。
然而，这一问题已逐步得到解决，终于在一个小数分频PLL控制合成由Δ-Σ结构，整合一个标准的CMOS技术，适合高频率和低相位噪声，并取得了良好的频率分辨率和短的开关时间。
为总结此频率合成的简要概述技术，表1比较几个关于超大规模集成电路集成无线解决方案最重要的几个方面的技术指标。
表1 比较不同的合成技术。
技术频率范围相位噪声+毛刺频率精度转换时间集成度直接模拟低好好非常快小型直接数字低不好好非常快全部集成PLL高好折中全部Fract PLL（ΔΣ控制）高不好好快全部因此，高频率的稳定性和准确性，低相位噪声和高频率合成能力，似乎是唯一真正的选择是PLL[5,12]。
高频率操作的需求和需要锁定环路到一个相对较低的频率参考结合使用数字模块的简单做数字锁相环，数字分频器和数字鉴相器，非常有吸引力的（见图4）。
在下一节将分析这种结构。
3．数字式锁相环由于所需的高稳定性和低噪声输入信号，这个环路可以作为线性控制分析系统，输入和输出信号是相位的[4,6]。
系统框图如图5所示。
图5，我们马上就可以得出这样的结论锁定条件下（频率和相位误差，等于零），输出频率由下式f o = N ·f r(1)图5 一个数字PLL的框图请注意，生成的输出可控制编程分频器的N 值。
但是，N为一个整数值，第一个限制立即出来：频率分辨率等于参考频率。
从参考噪声的噪声传递函数源和输出的VCO噪声，分别给出()()()()/N N /N p f v o r m p f v H s K K K s s N s H s K K K θθ⋅==⋅+⋅（2）()()()N /N o v vn p f v s s s s H s K K K θθ==+⋅（3）由于环路滤波器H （S ），具有低通特性，将参考源的相位噪声低传递给输出和乘以N ，而相位噪声VCO 的将是高传递到输出，造成噪音环路带宽之外的组件不衰减。
因此，输出相位噪声约为等于向参考源的相位噪声乘以N 在频率低于环路带宽下，或等于VCO 的相位噪声在频率高于环路带宽下。
给一个确定的的参考频率，优化循环的特性，以实现低输出相位噪声是不是一件简单的事情，因为：·首先，为了减少由参考频率的噪音产生的输出相位噪声的贡献，我们应该减少环路带宽，并选择参考源的相位噪声低的特点。
自从对于一个循环顺序两极将接近的位置，但随后该系统的建立时间会加重，环路的稳定性将产生更多的问题。
·其次，要降低VCO 的输出贡献相位噪声，我们应该增加环路带宽设计了一个非常低的噪声VCO。
但随后的抑制参考频率的噪音会更小，这意味着可能是一个更高的顺序循环，如果环路带宽和参考频率过于接近，或增加一个参考频率，这是很难设计的。
因此，如果低相位噪声要求覆盖很宽的频率波段，我们必须建立一个折中相位噪声接近并远离合成频率，参考频率抑制和回路的开关时间。
由于在数字锁相环频率分辨率是直接依赖于参考频率，它时下很难甚至是不可能实现这种结构频率分辨率，开关和相位噪声要求的电信市场的要求。
4．N分频锁相环N分频锁相环是一个数字锁相环分频值随时间函数变化。
通常用作频率双模预定标器的分频器，两个数字除以，说N1和N2（N2> N1）。
为了锁定VCO在一个小数参考频率的整数倍，我们划分小数部分，它可以在统计方法划分有时由N1和有时由N2。
所需的分频的定义通常是做一个累加器，应用一个数字N（1≤），然后用溢出标志使用控制N0≤分频值，应使用。
该块系统框图如图6所示。
图6 N 分数锁相环如果我们约定没有溢出值是N1时，有一个溢出值是N2，然后我们得到立即得到()[]r o f N n N n f ⋅⋅+⋅-=211（4a ）我们也可以表达在输出频率2/)(21N N N +=或2/)(12N N N -=∆，定义)11(12≤≤--=m n m 我们将得到ro f m N f ⋅∆⋅+=]N [ (4b) 请注意，分频器是不是在事实上除以在每个周期的分数值的输出频率。
相反，它在每个周期除以一个整数，除以分数值仅以统计方法，会产生输出噪声决定于选定依赖频率。
图7 N分数锁相环相位误差校正事实上累加器作为相位累加器。
要理解这一点，认为环路锁定时，目前累加器的值是不同于零且没有溢出。
然后，VCO的输出频率被分为N1，因此将高于参考频率。
在每个参考周期相位检测比较，例如，两个低到高的转变信号。
因此，相位检测器输出电压将增加每一个周期。
累加器值同时也是增加到一。
当累加器的值达一，溢出和分度值变为N2。
现在，分为输出频率低于参考频率，然后之间的相位差两个信号的下降。
这种周期性的条件下锁定行为会不断重复并且相位检测器输出将与累加器值成正比（见图8）。
因此，我们可以得出结论，在累加器的值代表两个信号之间的相位误差的比较。
从图8可以看出，相位检测器输出具有周期性的锯齿形电压，频率等于r f n⋅。
显然，这锯齿波信号会诱发相位噪声VCO的输出，主要尖峰密切在频率偏移的多个所需的频率r f n⋅。
图8 相位检测信号（N1、N2分别为4、5，n为0.1）显然，如果这个分数频率落在环路带宽，将产生非常大的尖峰过滤的锯齿波信号。
但是，如果这个分频比PLL带宽高得多，他们会大力减少循环过滤作用理论上，它可以完全删除它们，因为我们知道信号之间的相位差适用于相位检测器。
我们可以应用累计DAC的相位误差，正确缩放值和减去相位检测器输出。
这种技术被称为相位插补和结合它构成一个DAC的模拟相位内插系统（API），[12]。
系统框图图7。
参照图8，我们可以看到，最大相不同的是等于VCO 频率的一个周期，N2-N1的周期一般。
由于VCO 的频率是变量，最大相差幅度相位误差信号是依赖于合成频率。
假设输出没有相位噪声，最大相位差（m axθ∆），振幅相位误差信号（eA ），以及必要的比例因子（A ）（假设累加器之间有一个规范化的输出0和1），可以立即计算：o r f f N N /)(212max ⋅-⋅=∆πθ（5）max θ∆⋅==p e k A A（6）因此：Nm N N k N n N n N N k A p p ∆⋅+∆⋅⋅⋅=⋅+⋅--⋅⋅=22)1(22112ππ （7）这是本合成器的主要问题。