74LS283加法器
实验5 全加器
0 1 0 0
0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
由十进制数的8421码和余3码表可知，如将8421码、余3码看成二 进制数，则余3码比8421码多3，因此要实现8421码转变为余3码， 可采用一片二进制全加器74LS283将8421码加3，如图
0 0 1 1 1 0 1 0 1 1
经过加6校正电路后，可 得十进制加法的和 F3F2F1F0为0010，进位 输出Y为1
③实现BCD代码的转换，将8421码转换为余3码
编码种类 十进制数 0 8421码 0 0 0 0 余3码 0 0 1 1
1
2 3 4 5 6 7 8 9
0 0 0 1
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1
2.全加器的应用 ①基本应用——实现二进制加法 用一片74LS283实现4位二进制数加法
Байду номын сангаас
用两片74LS283级联，实现8位二进制数加法
②实现二—十进制加法
用两片74LS283和门电路构成二—十进制（8421BCD）加法电路
F3F2F1F0是二—十进制加法的和，Y是进位输出 二进制加法器是逢16进1， 1 0 0 而二—十进制加法器是 0 0 1 0 1 逢10进1，若用二进制加 0 假设进行加法计算，取 1 1 0 法器实现二—十进制加 A3A2A1A0为1001， 1 法，则当相加的和大于 B3B2B1B0为0011，CI为0 1 1 等于10时，就必须增加 0 1 0 则74LS283（1）结果为 一个加6的校正电路 0 1100，进位CO为0，这 是二进制加法的和
数字电路实验报告实验三加法器
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片6、万用表1块三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式i i i i C B A S ⊕⊕=，i i i i i i B A C B A C +⊕=+)(1，其中i S 为本位和，i C 为低位向本位的进位，1+i C 为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表中。
1.1电路图1.2实验结果（基本命题）2、用数选器实现全加器输出Sn参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器输出S n的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。
四位二进制加法器的设计
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
4位二进制全加器的设计
4位⼆进制全加器的设计4位⼆进制全加器的设计摘要加法器是产⽣数的和的装置。
加数和被加数为输⼊，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输⼊，⽽和数与进位为输出则为全加器。
常⽤作计算机算术逻辑部件，执⾏逻辑操作、移位与指令调⽤。
在电⼦学中，加法器是⼀种数位电路，其可进⾏数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以⽤来表⽰各种数值，如：BCD、加三码，主要的加法器是以⼆进制作运算。
多位加法器的构成有两种⽅式：并⾏进位和串⾏进位⽅式。
并⾏进位加法器设有并⾏进位产⽣逻辑，运⾏速度快；串⾏进位⽅式是将全加器级联构成多位加法器。
通常，并⾏加法器⽐串⾏加法器的资源占⽤差距也会越来越⼤。
我们采⽤4位⼆进制并⾏加法器作为折中选择，所选加法器为4位⼆进制先⾏进位的74LS283，它从C0到C4输出的传输延迟很短，只⽤了⼏级逻辑来形成和及进位输出，由其构成4位⼆进制全加器，并⽤Verilog HDL进⾏仿真。
关键字全加器，四位⼆进制，迭代电路，并⾏进位，74LS283，Verilog HDL仿真总电路设计⼀、硬件电路的设计该4位⼆进制全加器以74LS283（图1）为核⼼，采⽤先⾏进位⽅式，极⼤地提⾼了电路运⾏速度，下⾯是对4位全加器电路设计的具体分析。
图11）全加器（full-adder ）全加器是⼀种由被加数、加数和来⾃低位的进位数三者相加的运算器。
基本功能是实现⼆进制加法。
全加器的功能表输⼊输出输⼊输出逻辑表达式：CI B A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输⼊有奇数个1，则S 为1；如果输⼊有2个或2个以上的1，则CO=1。
实现全加器等式的门级电路图如图2所⽰，逻辑符号如图3所⽰.图2 图32）四位⼆级制加法器 a) 串⾏进位加法器四位⼆进制加法器为4个全加器的级联，每个处理⼀位。
实验四 全加器
实验四全加器一、说明相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。
相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。
全加器的逻辑表达式为：它有三个输入端A n、B n、C n-1。
C n-1为低位来的进位输入端，两个输入端C n、S n。
两个多位数相加时每一位都是带进位相加，所以必须用全加器。
这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。
74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。
全加器除完成加法运算以外，还可用来产生组合逻辑函数。
若某一逻辑函数的输出恰好等于输入代码表示的数值加上另外一个常数或由同一组输入变量组成的代码时，使用全加器往往会得到十分简单的设计效果。
二、实验仪器与材料1．RXB-1B数字电路实验箱2．器件74LS54 4路2-3-3-2输入与或非门74LS2834位二进制超前进位全加器74LS484线至七段译码器/驱动器（BCC输入，有上拉电阻）共阴极七段显示数码管三、实验任务任务一：四位二进制全加器74LS283功能测试自行设计实验电路和记录表格。
输入端接数字电路实验箱的逻辑开关、输出端接数字电路实验箱的电平指示灯，观察输出结果Sn及进位Cn，并记录下来。
图2.3.1 74LS283引脚排列图任务二：用全加器74LS283设计一个代码转换电路，把四位余3码用十进制数在LED七段数码管上显示出来。
（一）设计方法提示（1）通过余3码与8421BCC码对应关系（如表2.3.1所示）找出两种制之间的关系，从而得到码制变换电路。
8421BCC码到七段数码管的译码及驱动可采用74LS48，显示可用七段数码管。
（2）自行查找集成电路数据手册。
查到74LS48的功能和外引脚排列图。
（二）实验方法提示按设计的电路连线，将余3码输入端d3、d2、d1、d0分别接到四个逻辑开关，按表2.3.1所列出的余3码设置四个逻辑开关的状态，记录七段数码管的数字，验证是否符合要求。
BCD码加法器
+ 7 → + 0111
………… …………
13 1011
1101在8421BCD码中是非法码，结果错误，如果加6修正后，则产生了进位信号，且本位
1101
+ 0110
…………
1,0011
“0011”也是正确的。
③若和产生进位，则结果错误，也需加6修正。如
8 1000
+ 9 → + 1001
卓越工程师班第一次大作业
用四位全加器构成
一位BCD码加法器
班级：001111
作者：00111116 江新远
实现方式一：器件
一、问题
用四位二进制全加器74LS283构成一位8421BCD码加法电路
二、74LS283介绍
74LS283是TTL双极型并行4位全加器，，特点是先行禁卫，因此运算速度很快，其外形为双列直插。它有两组4位二进制数输入 ，一位低位向本位的进位输入 ，有一组二进制输出 ，一个最高位的进位输出，改器件所完成的4位二进制加法如图所示。
由于S是二进制的，所以最后取S的后四位加6就好。但是为防止S的后四位加6,仍然大于10，故先用S1等于S的后四位加6，然后再取S1的后四位。
附代码：
library ieee;
use fhomework1 is
port(a,b:in std_logic_vector(3 downto 0);
c:outbit;
………… …………
17 1,0001
虽产生了进位，但本位和不正确，若加6修正
1,0001
+ 0110
…生错误的原因是8421BCD码为十进制，逢十进一，而四位二进制数是逢十六进一，故二者进位关系不同。其中刚好相差6，故需加6进行修正。
比较器、全加器的功能测试及其应用
本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日实验名称：比较器、全加器的功能测试及其应用实验时间：2015.12小组合作：是○否○小组成员：1、实验目的：掌握集成比较器、全加器74LS85和74LS283的功能测试。
2、实验场地及仪器、设备和材料数据实验箱、74LS85、74LS283、74LS00等。
3、实验思路（实验内容、数据处理方法及实验步骤等）一、实验内容：（1）加法器、比较器、数据选择器功能测试；（2）用门电路设计一个二进制量值比较器，并测试其功能。
（3）用74LS85设计一个八位电子锁电路，并测试其功能。
（4）利用四位集成全加器74LS283设计一个BCD码加法器。
二、实验步骤：1.（1）完成集成比较器74LS85的逻辑功能测试。
下图是74LS85得引脚图和功能表。
（2）完成四位加法器74LS283的逻辑功能测试；下图是74LS283的引脚图和功能示意图。
下图和下表是74LS283功能表。
2.根据比较器的功能用门电路设计出逻辑图如下：二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析（范文素材和资料部分来自网络，供参考。
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数电复习题
数电复习题31、试用4位并行加法器74LS283设计一个加/减运算电路。
当控制信号M =0时它将两个输入的4位二进制数相加，而 M =1时它将两个输入的4位二进制数相减。
两数相加的绝对值不大于十五，允许附加必要的门电路。
提示：两个四位二进制数相减，进行补码相加。
对减数求补，等于求反码再加1可得。
2、试分析下图所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
3. 用卡诺图化简法将下面函数化为最简与或形式。
Y AB C ABC A B C A BC ''''''=+++；约束条件为：0A B C A BC ''''+=4.将（188.125）10转化为等值的二进制和十六进制数。
5.采用同步清零法用74LS163来构成一个十二进制计数器。
(同步置数同步清零)6. 在主从JK 触发器电路中，CLK 、J 、K 的波形图如下，试画出Q '端对应的电压波形。
设初态为Q =0。
7. (110.101)2转换为十进制数为（ ）。
A 、6.625； B 、6.5 ； C 、3.725； D 、6.725。
8.T '触发器的特性方程是（ ）。
A 、*Q J Q K Q ''=+；B 、*Q T Q =⊕；C 、*Q Q '=；D 、*Q D =。
9.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲作用下移位过程是（ ）。
A 、1011--0110--1100--1000—0000；B 、1011--0101--0010--0001—0000；C 、1101--1110--0111--1011—1101；D 、0111--1110--1101--1011—0111。
10. (100101)2的补码是（ ）。
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实验二组合逻辑电路实验—加法器
一、实验目的：
1.掌握加法器相关电路的设计和测试方法。
2.掌握常见加法器集成芯片使用方法。
二、实验原理：
在组合逻辑电路中任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。
常见加法器芯片：加减法电路
常见芯片74LS183，74LS283,等
三、实验内容
一、实现两个BCD码的加法运算。
要求：利用74LS283加法器来完成。
根据实验要求列出真值表：
根据真值表得出逻辑表达式：
Y=S4*S3+S4*S2
设计电路如下：
字发生器内部参数：
逻辑分析仪结论：
二、实现两个四位二进制的减法
要求：利用74LS283加法器来完成。
要实现两个四位二进制的减法，只需把二进制码转化为对应的补码相加。
源码与补码：
设计电路图：
↑
符号位字发生器内部参数：
逻辑分析仪结论：
四、实验分析：
1、通过该实验，意识到自己对74LS283加法器的掌握还不过全面，实验设计过程中遇到很多困难。
经过自己的努力，对74LS283加法器有了进一步的了解。
2、实验对于组合逻辑电路的设计能力的考验很重视，通过实验可以加强这方面的能力。
3、在做加法时，易忽略进位端对实验结果的影响，需注意。
4、在做减法时，对于二进制码转化为对应的补码的组合逻辑电路的设计尤为重要。
另外，如果可以考虑到符号位就更好了！。