三输入与非门电路设计
旅顺校区-电工(D)实验八组合逻辑电路设计实验题目及答案
组合逻辑电路设计实验一、综合设计实验要求1．每位同学依学号指定一个题号，学号紧挨的两人一组。
2．所提供的芯片有：74LS00（2输入四与非门，引脚图见指导书），74LS10（3输入双与非门，引脚图见指导书），74LS04（6个反相器，引脚图见指导书）。
3．实验前认真撰写“实验八组合逻辑电路设计实验”。
要求设计思路清晰、步骤完整、说明详细具体。
4．实验操作时间在45分钟内，其成绩以完成实验的质量，操作时间等多方面综合评定。
二、组合逻辑电路设计实验题目题目1：有A、B、C、D四台电机，要求A动B必动，C与D不能同时动，否则报警。
试设计一个满足上述要求的逻辑电路。
设计要求：（学号为1~10的学生做）（1）题目分析。
列出真值表，写逻辑表达式并用卡诺图或逻辑代数化简。
（2）画逻辑图。
用“与非门”和“非门”实现该命题。
（3）验证。
在实验室根据逻辑图连接电路，验证结果是否与命题相符。
（4）解决突发问题。
如果出现因芯片或其他原因而引起的结果错误时，能够根据具体的现象找到问题的原因。
答案：Y⋅=A+=ACDBCDB需要00、04芯片各一个题目2：四名学生中，A 在教室内从来不讲话，B 和D 只有A 在场时才讲话，C始终讲话，试求教室内无人讲话的条件。
设计要求： （学号为11~20的学生做）（1） 列出真值表，写出逻辑表达式并用卡诺图或逻辑代数化简；（2） 用“与非门”和“非门”元件分别组成控制D1和D2的逻辑电路。
（3） 验证。
在实验室根据逻辑图连接电路，验证结果是否与命题相符。
（4） 解决突发问题。
如果出现因芯片或其他原因而引起的结果错误时，能够根据具体的现象找到问题的原因。
D C B C A D C B C A Y ⋅=+=需要00、04、10各一片题目3：某学期开设四门课程，各科合格成绩分别为1分、2分、3分、4分，不合格成绩为0分，要求4门总成绩要达到7分方可结业，设计其判别电路。
设计要求： （学号为21~35的学生做）（1） 列出真值表，写出逻辑表达式并用卡诺图或逻辑代数化简。
三态与非门原理
三态与非门原理三态与非门原理是数字电路中常用的逻辑门之一，其在计算机科学和电子工程领域有着广泛的应用。
本文将从人类的视角出发，以生动的语言描述三态与非门原理的概念和应用。
让我们来了解一下三态与非门的概念。
三态与非门是一种具有三个输入端和一个输出端的逻辑门。
它根据输入端的状态来决定输出端的状态。
具体来说，当输入端的状态为高电平时，输出端的状态为低电平；当输入端的状态为低电平时，输出端的状态也为低电平；而当输入端的状态为中间态时，输出端的状态则处于高阻态。
三态与非门的应用非常广泛，尤其在多路选择器和总线控制器中起到了重要作用。
在多路选择器中，通过使用三态与非门，可以实现多个输入信号的选择和输出；而在总线控制器中，三态与非门可以用来控制总线的状态，实现多设备间的数据传输。
举个例子来说明三态与非门的应用。
假设有一个计算机系统，其中包含多个外部设备，如显示器、打印机和硬盘等。
当某个设备需要与计算机进行数据传输时，三态与非门可以发挥作用。
通过将待传输的数据输入到三态与非门的输入端，可以控制数据是否能够通过总线传输到指定的设备。
当某个设备需要接收数据时，三态与非门的输出端处于低电平状态，从而允许数据通过总线传输到该设备；而当某个设备不需要接收数据时，三态与非门的输出端处于高阻态，从而阻止数据通过总线传输到该设备。
通过以上的描述，我们可以看出，三态与非门的原理和应用非常重要。
它在计算机系统的数据传输中起到了关键的作用，使得多个设备能够高效地进行数据交互。
同时，三态与非门的设计也是数字电路设计中的基本内容之一，对于理解和掌握数字电路的工作原理具有重要意义。
三态与非门是一种常用的逻辑门，通过控制输入端的状态来决定输出端的状态。
它在计算机科学和电子工程领域有着广泛的应用，尤其在多路选择器和总线控制器中发挥着重要作用。
通过对三态与非门的深入理解和应用，可以提高数字电路设计和计算机系统的性能和效率。
希望本文能够对读者对三态与非门有一个更加清晰的认识和理解。
第3章答案
答案3.1 写出如图题3.1所示电路对应的真值表。
图题3.1 电路解：（a ）图a 中标注X 、Y 、Z 、W ，如下图：则 X=AB ，Y=A B +，Z=BC ，W=X Y Z ++，则L=CW =C X Y Z ++=C + (X Y Z ++)= C + AB +A B ++BC = (C +BC )+ AB +A B += C + B + AB +A B += C + B +AB = C + B+A 。
得图（a ）的真值表如下：A B C L 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1111（b ）图b 中，2L ABC ABC =+=()A BC BC +，12L L ABC ABC ABC ABC =+=++ABC ABC A B C A B C =++++=++，得真值表如下：A B C 1L2L0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 113.2 组合逻辑电路及输入波形（A 、B ）如图题3.2所示，试写出输出端的逻辑表达式并画出输出波形。
图题3.2 电路及输入波形解：由图得L=AB +AB =AB ，可知AB 取相同值时L 为1，取不同值时L 为0，据此可画出对应的波形图，图略。
3.3 设有四种组合逻辑电路，它们的输入波形A 、B 、C 、D 如图题3.3（a ）所示，其对应的输出波形为W 、X 、Y 、Z 如图题3.3（b ）所示，试分别写出它们的简化逻辑表达式。
图题3.3 输入和输出波形解：根据波形图列出真值表如下：A B C D W X Y Z0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 0 0 1 0 1 1 0 0 0 0 1 1 1 1 0 1 0 1 0 0 0 1 0 0 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 10 1 1 1 0 0 0 01 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 0 1 0 1分别画出W、X、Y、Z的卡诺图如下：+++，从而得出，W=BC ACD ABC A CDX = BD AB ABC ACD +++ Y = ACD BCD BCD ++ Z = AC ABD BCD ABD +++3.4 试分析图题3.4所示逻辑电路的功能。
设计三人表决电路PPT课件
• （4）由逻辑函数表达式画出逻辑电路图
学习要点：
• 1．半加器的特点是在运算时不考虑低位的进位， 而全加器则除了把本位的两个数相加外，还要考 虑低位送来的进位。全加器可由两个半加器和一 个或门组成。
• 2．组合逻辑电路的设计步骤：
操作指导
• 1.认识三人表决器电路结构及工作原理
实 物 示 意 图
电 路 组 成 框 图
图中有两个双四输入与非门CD4012和一个OC门，当三个按 钮S1、S2、S3中有两个或两个以上闭合的时候，表示成功的 灯就亮了。
元器件选择
表9-1 元器件明细表
序号 1 2
3 4 5 6
7
分类 IC1、IC2
IC3 R1～R6
R7 R8 C1～C3 S1～S3 LED
化简逻辑表达式： 根据逻辑表达式，画出逻辑图
三、设计一个三人表决电路
要求：电路供A、B、C三个人投票表决使用，每人一个按键， 赞成就按下按键，用“1”表示，不赞成就不按，用“0” 来表示。当两人或两人以上同意时，才能通过，表决结果 用发光二极管来指示，亮（通过）即“1”，不亮（不通 过）即“0”。要求用“与非门”电路来实现该逻辑功能。
• 1．二进制编码器——是用n位二进制代码对2n个信号进
行编码的电路 举例：三位二进制编码器逻辑图
由编码的逻辑电路可以得到Y2 、 Y1 、Y0 的逻辑函数表达式：
Y0 = I1 + I3 + I5 + I7 Y1 = I2 + I3 + I6 + I7 Y2 = I4 + I5 + I6 + I7
图9-14 LED数字显示器的外形图
(完整word版)三人表决器设计
西安电子科技大学《数字电子技术》课程设计题目三人表决器设计学生姓名专业班级通信工程学号2011院（系）信息工程学院指导教师邓国辉完成时间 2013年11月29日手机号码目录1课程设计的目的 (1)2课程设计的任务与要求 (1)3设计方案与论证 (2)3.2 表决方案的选择 (2)3.3显示方案的选择 (3)4设计原理及功能说明 (3)4.1 三人表决器的原理框图 (3)4.2 三人表决器基本原理图 (3)5单元电路的设计 (4)5.1 触发电路设计 (4)5.2 表决电路设计 (5)5.3 计数部分电路设计 (6)6硬件的制作与调试 (7)6.1 硬件的制作 (7)6.2 硬件的调试 (8)7总结 (8)参考文献 (10)附录1：总体电路原理图 (11)附录2：元器件清单 (12)1课程设计的目的1、记住逻辑代数的基本定律和常用公式；2、会用公式法和卡诺图法化简逻辑函数；3、会识别、选购常用电路元、器件，掌握常用电路元器件的检测方法；4、掌握逻辑门电路的逻辑功能与主要参数的测试和使用方法；5、能合理利用门电路设计表决器；6、能熟练掌握电路原理，及时调试和排除故障。
2课程设计的任务与要求1、熟悉各集成逻辑元件的性能和设置元件的参数。
2、对电路图的原理进行分析，并对原理图进行改良，用仿真软件进行仿真调试，弄清楚电路的工作原理。
3、元件安装符合工艺要求，既考虑其性能又应美观整齐。
焊接元件要注意焊点的圆润。
4、对元件的性能进行评估和替换、用性能和使用范围更好，更常用的元件进行替换，使自己实际的元件更接近实际使用。
5、学习数字逻辑电路的设计方法。
6、熟知74ls74、74ls08、74HC4075、74ls373各引脚的功能及内部结构。
7、学会使用各集成芯片组成逻辑电路。
8、学会真值表与逻辑表达式及的转换，能根据化简后的逻辑表达式画出逻辑电路。
9、完成“三人表决器”的逻辑设计，及组合电路的设计。
10、完成“三人表决器”的安装与调试，及设计报告。
三输入或非门版图
文档来源为:从网络收集整理.word版本可编辑.欢迎下载支持. 三输入或非门版图设计目录1.绪论 .............................................................................................. 错误!未定义书签。
1.1版图设计基础知识.............................. 错误!未定义书签。
1.2版图设计方法 01.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (10)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.2 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
输入与非门、或非门版图设计
二输入与非门、或非门版图设计(总9页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。
三输入与非门课程设计
三输入与非门课程设计一、课程目标知识目标：1. 理解三输入与非门的基本概念、逻辑功能及其在数字电路中的应用；2. 掌握三输入与非门的电路符号、真值表及其逻辑表达式；3. 学会分析三输入与非门与其他逻辑门的关系，如与门、非门、或门等。
技能目标：1. 能够正确绘制三输入与非门的电路图，并运用相关知识进行简单逻辑电路设计；2. 能够运用真值表、逻辑表达式等方法分析三输入与非门电路的工作原理；3. 能够运用所学知识解决实际问题，如设计简单的数字电路。
情感态度价值观目标：1. 培养学生对数字电路学习的兴趣，激发探究精神；2. 培养学生团队合作意识，学会在小组讨论中倾听他人意见，共同解决问题；3. 培养学生严谨、细致的学习态度，养成良好的学习习惯。
课程性质：本课程属于电子技术基础课程，以理论教学与实践操作相结合的方式进行。
学生特点：学生为初中生，具备一定的物理知识和逻辑思维能力，对电子技术有一定的好奇心。
教学要求：结合学生特点，注重启发式教学，引导学生主动探究、动手实践，提高学生的逻辑思维能力和实际操作能力。
将课程目标分解为具体的学习成果，以便于后续教学设计和评估。
二、教学内容1. 引入三输入与非门的概念，讲解其在数字电路中的作用；2. 讲解三输入与非门的电路符号、真值表、逻辑表达式及其相互转换方法；3. 分析三输入与非门与其他逻辑门（与门、非门、或门等）的逻辑关系；4. 介绍三输入与非门在实际数字电路中的应用实例；5. 实践操作：使用面包板搭建三输入与非门电路，观察并分析电路工作原理；6. 练习：设计简单的逻辑电路，利用三输入与非门实现特定功能；7. 课堂小结：总结三输入与非门的特点、应用及其在数字电路中的重要性。
教学内容安排与进度：第一课时：引入概念、电路符号、真值表及逻辑表达式；第二课时：逻辑关系分析、应用实例讲解；第三课时：实践操作，搭建三输入与非门电路；第四课时：练习，设计简单逻辑电路；第五课时：课堂小结，巩固所学知识。
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1绪论1.1设计背景集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。
近几年，中国集成电路产业取得了飞速发展。
集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。
集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性、空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发展密切关注和探索。
互补金属-氧化物-半导体集成电路，简称CMOS电路，是集成电路中于六十年代后期才发展起来的后起之秀。
到了六十年代，随着平面型晶体管的发展，以及人们对于半导表面性质认识的深化，特别是具有优良性能的热生长二氧化硅薄膜的成功生长，才导致MOS绝缘栅场效应晶体管和MOS集成电路的问世。
为了把设计的线路生产为集成电路，还必须进行版图设计。
即根据线路中各器件的尺寸和互连进行合理的布局。
版图设计的优劣，很大程度上决定了产品的成品率和可靠性。
在版图设计中的考虑原则是尽可能缩小有源区（即仅包括器件和互连引线部分，不包括键合点)。
这不仅可以减小芯片面积，而且有利于成品率提高。
电源线和地线的走线要通畅，减小串联电阻，保证电路的参量指标。
在可能的条件下，引线孔尽量开大，保证接触良好。
现代化的计算机辅助制版技术，能大大减小人力，做出最佳图形，特别是为大规模集成电路所必需。
中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。
1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑三输入与门电路原理图。
2.用tanner软件中的L-Edit绘制三输入与门电路版图，并进行DRC 验证。
3.用tanner软件中的W-Edit对三输入与门电路图进行仿真，并观察波形。
4.用tanner软件中的W-Edit对三输入与门电路版图进行仿真，并观察波形。
5.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的匹配程度。
2三输入与门电路图与版图设计2.1电路结构此电路功能为三输入与门形式，输入为A,B,C,输出为Y。
用CMOS 实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如下图2.1图2.1三输入与门电路的原理图2.2三输入与门电路图仿真观察波形给与门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2图2.2三输入与门电路输入输出的波形图由上述波形图可以清楚地看到当输入A，B，C都为1时，输出Y 为0，当输入有一个为0时，输出为1。
实现了三输入与门的基本逻辑功能。
2.3三输入与门电路的版图绘制用L-Edit版图绘制软件对三输入与门电路进行版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图绘制及验证结果如下图2.3，2.4所示。
2.3三输入与门电路版图2.4三输入与门电路版图DRC验证结果由图上的DRC验证可以清楚地知道，电路版图没有任何逻辑上的错误，可以继续进行下一步的电路版图的波形图仿真。
2.4三输入与门版图电路仿真观察波形同三输入与门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.5所示。
图2.5三输入与门电路版图输入输出波形图从图中的波形图可以看出三输入与门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，说明电路的设计正确无误。
2.5LVS检查匹配用layout-Edit对三输入与门进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查三输入与门电路原理图与版图的匹配程度；输出结果如下图2.6所示。
图2.6三输入与门电路LVS检查匹配图经过LVS进行匹配以后，运行文件之后出现结果如上图2.6所示，从图中可以看出，电路原理图和电路版图完全匹配，说明设计没有问题。
总结通过这次对版图的亲自设计与仿真，我第一次亲自感受到了自己专业的重要性与广泛性。
随着电子计算机技术的发展，计算机辅助设计已经逐渐进入电子设计的领域。
模拟电路中的电路分析、数字电路中的逻辑模拟，甚至是印制电路板、集成电路版图等等都开始采用计算机辅助工具来加快设计效率，提高设计成功率。
而大规模集成电路的发展，使得原始的设计方法无论是从效率上还是从设计精度上已经无法适应当前电子工业的要求，所以采用计算机辅助设计来完成电路的设计已经势在必行。
本次实验所用的软件tennar,真是感到了它功能的强大，无论是电路图，版图，仿真全部集于一身，用起来特别方便。
两周的实验过程，我们了解到了许多在课堂上不能接触的知识，受益匪浅。
给我们以后的毕业设计和工作实践打下了坚实的基础。
参考文献[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.附录一：原理图网表*SPICE netlist written by S-Edit Win327.03*Written on Jul5,2013at11:42:50*Waveform probing commands.probe.options probefilename="ztybantu.dat"+probesdbfile="D:\tanner\S-Edit\library\ztybantu.sdb"+probetopmodule="Module0"*Main circuit:Module0M1N3C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2N6B N3Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3N5A N6Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4Y N5Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5N5A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6N5C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7N5B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8Y N5Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u *End of main circuit:Module0附录二：版图网表*Circuit Extracted by Tanner Research's L-Edit Version9.00/Extract Version9.00; *TDB File:D:\tanner\LEdit90\ZTY\ZTY1.tdb*Cell:Cell0Version1.24*Extract Definition File:..\Samples\SPR\example1\lights.ext*Extract Date and Time:07/05/2013-12:00Vdd Vdd Gnd5VAA Gnd PULSE(0505n5n30n100n)VB B Gnd PULSE(0505n5n50n100n)VC C Gnd PULSE(0505n5n70n100n).tran/op10n200n method=bdf.print tran v(A)v(B)v(C)v(Y).include D:\tanner\TSpice70\models\ml2_125.md.include D:\tanner\TSpice70\models\ml2_125.md*Warning:Layers with Unassigned AREA Capacitance.*<Poly Resistor ID>*<Poly2Resistor ID>*<N Diff Resistor ID>*<P Diff Resistor ID>*<P Base Resistor ID>*<N Well Resistor ID>*Warning:Layers with Unassigned FRINGE Capacitance.*<Poly1-Poly2Capacitor ID>*<Poly Resistor ID>*<Poly2Resistor ID>*<N Diff Resistor ID>*<P Diff Resistor ID>*<P Base Resistor ID>*<N Well Resistor ID>*<Pad Comment>*Warning:Layers with Zero Resistance. *<Poly1-Poly2Capacitor ID>*<NMOS Capacitor ID>*<PMOS Capacitor ID>*<Pad Comment>*NODE NAME ALIASES*1=Y(96,10.5)*3=Vdd(80.5,44.5)*4=Gnd(76.5,-18.5)*7=C(28.5,10.5)*8=A(8.5,10.5)*9=B(18.5,11)M8Y2Vdd Vdd PMOS L=2u W=8uM7Y2Gnd Gnd NMOS L=2u W=10uM6Vdd B2Vdd PMOS L=2u W=8.5uM52A Vdd Vdd PMOS L=2u W=8.5uM42C Vdd Vdd PMOS L=2u W=8.5uM35B6Gnd NMOS L=2u W=8uM26A2Gnd NMOS L=2u W=8uM1Gnd C5Gnd NMOS L=2u W=8u*Total Nodes:9*Total Elements:8*Total Number of Shorted Elements not written to the SPICE file:0 *Extract Elapsed Time:0seconds.END。