输入与非门电路版图设计

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电路四输入与非门设计

课程设计任务书学生姓名：专业班级：电子1003班指导教师：封小钰工作单位：信息工程学院题目: CMOS四输入与非门电路设计初始条件：计算机、ORCAD软件、L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：2周2、技术要求：（1）学习ORCAD软件、L-EDIT软件。

（2）设计一个CMOS四输入与非门电路。

（3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。

3、查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印，图纸应符合绘图规范。

时间安排：2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。

2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。

2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。

2013.12.6 提交课程设计报告，进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计的目的及主要任务 (2)2.2 设计思想 (2)3软件介绍 (3)3.1 OrCAD简介 (3)3.2 L-Edit简介 (4)4 COMS四输入与非门电路介绍 (5)4.1 COMS四输入与非门电路组成 (5)4.2 四输入与非门电路真值表 (6)5 Cadence中四输入与非门电路的设计 (7)5.1 四输入与非门电路原理图的绘制 (7)5.2 四输入与非门电路的仿真 (8)6 L-EDIT中四输入与非门电路版图的设计 (10)6.1 版图设计的基本知识 (10)6.2 基本MOS单元的绘制 (11)6.3 COMS四输入与非门的版图设计 (13)7课程设计总结 (14)参考文献 (15)与非门是一种非常常用的数字门电路，本文详细介绍了基于CMOS管的L-EDIT环境下的四输入与非门电路设计仿真及版图布局设计验证。

与非门的应用实验电路原理图

与非门的应用实验电路原理图引言与非门是数字逻辑电路中的基本门电路之一。

它有两个输入端（A、B）和一个输出端（Y）。

当输入端A和输入端B都为0时，输出端Y为1；当输入端A或输入端B之一为1时，输出端Y为0。

与非门的应用广泛，可以用于设计各种数字逻辑电路和组合逻辑电路。

本文将介绍与非门的应用实验电路原理图以及其实验过程和结果。

实验准备•与非门7400芯片•电源•电路连接线•数字示波器（可选）•多用途电路板（可选）实验电路原理图以下是与非门的应用实验电路原理图：+Vcc||+-------+------------------------Y| || |A B| |+-------+||GND实验过程1.将与非门芯片（7400）插入多用途电路板的适当位置。

2.将电源连接到电路板上。

3.将电路连接线依次连接到与非门芯片的引脚上，按照实验电路原理图的连接方式进行连接。

4.确保电源开关关闭，并将电路板上的开关置于正确的位置。

5.打开电源开关，并观察与非门的输出端Y的状态。

6.如果有数字示波器，可以将其连接到与非门的输出端Y上，以观察输出信号的波形。

实验结果在实验过程中，我们观察与非门的输出端Y的状态。

根据实验电路原理图，当输入端A和输入端B都为0时，输出端Y为1；当输入端A或输入端B之一为1时，输出端Y为0。

通过实验可以验证与非门的逻辑功能是否正常。

如果结果与预期一致，则说明该实验电路正确连线且与非门芯片工作正常。

结论通过本次实验，我们学习了与非门的应用实验电路原理图，并根据原理图搭建了实验电路。

通过观察与非门的输出状态，我们可以验证与非门的逻辑功能是否正常。

实验结果正常的话，说明我们正确完成了实验。

与非门的应用广泛，它可以用于设计各种数字逻辑电路和组合逻辑电路，对于理解数字电路的工作原理和进行数字电路设计是非常重要的基础知识。

四输入或非门电路和版图设计说明

成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一：原理图网表 (9)附录二：版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。

L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。

L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。

2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。

三输入与非门电路设计

1绪论1.1设计背景集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。

近几年，中国集成电路产业取得了飞速发展。

集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。

集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。

但它更需要设计者的创造性、空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发展密切关注和探索。

互补金属-氧化物-半导体集成电路，简称CMOS电路，是集成电路中于六十年代后期才发展起来的后起之秀。

到了六十年代，随着平面型晶体管的发展，以及人们对于半导表面性质认识的深化，特别是具有优良性能的热生长二氧化硅薄膜的成功生长，才导致MOS绝缘栅场效应晶体管和MOS集成电路的问世。

为了把设计的线路生产为集成电路，还必须进行版图设计。

即根据线路中各器件的尺寸和互连进行合理的布局。

版图设计的优劣，很大程度上决定了产品的成品率和可靠性。

在版图设计中的考虑原则是尽可能缩小有源区（即仅包括器件和互连引线部分，不包括键合点)。

这不仅可以减小芯片面积，而且有利于成品率提高。

电源线和地线的走线要通畅，减小串联电阻，保证电路的参量指标。

在可能的条件下，引线孔尽量开大，保证接触良好。

现代化的计算机辅助制版技术，能大大减小人力，做出最佳图形，特别是为大规模集成电路所必需。

中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。

1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑三输入与门电路原理图。

2.用tanner软件中的L-Edit绘制三输入与门电路版图，并进行DRC 验证。

四输入与非门版图

作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。

（3）采用CMOS 2 um工艺。

（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。

（5）提交报告的最后截止日期位6月10号。

一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。

每个输入端连到一个N沟道和一个P沟道MOS管的栅极。

当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。

真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。

我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。

（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。

输入与非门、或非门版图设计

二输入与非门、或非门版图设计(总9页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。

输入与非门、或非门版图设计

课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u* M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u* M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext* Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

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成绩评定表课程设计任务书目录1 绪论 (1)1.1设计背景 (1)1.2设计目标 (1)2 四输入与非门电路 (2)2.1电路原理图 (2)2.2四输入与非门电路仿真观察波形 (2)2.3四输入与非门电路的版图绘制 (3)2.4四输入与非门版图电路仿真观察波形 (4)2.5LVS检查匹配 (5)总结 (7)参考文献 (8)附录一：电路原理图网表 (9)附录二：版图网表 (10)1 绪论1.1 设计背景tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。

Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。

2.用tanner软件中的W-Edit对四输入与非门电路进行仿真，并观察波形。

3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。

4.用W-Edit对四输入与非门的版图电路进行仿真并观察波形。

5.用tanner软件中的layout-Edit对四输入与非门进行LVS检验观察原理图与版图的匹配程度。

2 四输入与非门电路2.1电路原理图用CMOS实现四输入与非门电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是四个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。

图2.1 四输入与非门电路原理图2.2与非门电路仿真观察波形给四输入与非门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2所示。

图2.2 四输入与非门电路输入输出波形图由波形可以看出，当输入A,B,C,D都为高电平时，输出低电平；其它情况，也就是只要有一个零输出就为高电平。

2.3与非门电路的版图绘制用L-Edit版图绘制软件对电路进行四输入与非门电路版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如下图2.3所示。

图2.3 四输入与非门电路版图2.4四输入与非门版图仿真观察波形同四输入与非门电路原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.4所示。

图2.4 四输入与非门电路版图输入输出波形图由波形可以看出，输入A,B,C,D都为高电平时，输出低电平；其它情况，也就是只要有一个零输出就为高电平。

四输入与非门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。

2.5 LVS检查匹配用layout-Edit对反相器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查反相器电路原理图与版图的匹配程度；输出结果如下图2.5所示。

图2.5 四输入与非门电路LVS检查匹配图总结通过本次模拟电路版图课程设计，我受益匪浅。

不仅巩固我们已学的版图工艺的理论知识，提高我们电子电路的设计水品，而且加强我们综合分析问题和解决问题的能力，进一步培养我们的实验技能和动手能力，启发我们创新意识及创新思维。

在设计过程中我们将理论联系实际，在不断的改进设计中提高自己，完善自己的技能，达到了理论与实际的真正结合......在版图设计的后期，模拟出波形时，还是遇到了一些困难，可能是因为移动文件改变了路径而出不了波形，但是在老师悉心的指导及同学的热情帮助下，我最终找出了问题的根源并顺利完成设计......参考文献[1] 钟文耀,郑美珠.CMOS电路模拟与设计—基于tanner.全华科技图书股份有限公司印行,2006.[2] 刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.[3]Alan Hastings.The Art of Analog Layout.Second Edition.电子工业出版社.2013附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 08:54:09* Waveform probing commands.probe.options probefilename="D:\study\tanner\S-Edit\tutorial\Q\guang.dat" + probesdbfile="D:\study\tanner\S-Edit\tutorial\Q\guang.sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 Y D N16 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM2 N16 C N19 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM3 N19 B N22 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM4 N22 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 Y C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 Y D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u.include "D:\study\tanner\TSpice70\models\ml2_125.md".tran/op 2n 500n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)Vsoue Vdd Gnd 5VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n)VsssB B Gnd PULSE (0 5 2n 2n 2n 60n 120n)VsssC C Gnd PULSE (0 5 2n 2n 2n 80n 150n)VsssD D Gnd PULSE (0 5 2n 2n 2n 110n 160n)* End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:\study\tanner\S-Edit\tutorial\Q\guang.tdb* Cell: Cell0 Version 1.22* Extract Definition File:D:\study\tanner\LEdit90\Samples\SPR\example1\lights.ext* Extract Date and Time: 07/05/2013 - 08:53.include D:\study\tanner\TSpice70\models\ml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* * * <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* * * <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>M8 1 10 3 1 PMOS L=2u W=7u* M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5)M7 3 9 1 1 PMOS L=2u W=7u* M7 DRAIN GATE SOURCE BULK (54 4.5 56 11.5)M6 1 8 3 1 PMOS L=2u W=7u* M6 DRAIN GATE SOURCE BULK (46 4.5 48 11.5)M5 3 7 1 1 PMOS L=2u W=7u* M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5)M4 3 10 6 2 NMOS L=2u W=7u* M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5)M3 6 9 5 2 NMOS L=2u W=7u* M3 DRAIN GATE SOURCE BULK (54 -23.5 56 -16.5)M2 5 8 4 2 NMOS L=2u W=7u* M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5)M1 4 7 2 2 NMOS L=2u W=7u* M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5)* Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds.include "D:\study\tanner\TSpice70\models\ml2_125.md".tran/op 2n 500n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)Vsoue Vdd Gnd 5VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n)VsssB B Gnd PULSE (0 5 2n 2n 2n 60n 120n) VsssC C Gnd PULSE (0 5 2n 2n 2n 80n 150n) VsssD D Gnd PULSE (0 5 2n 2n 2n 110n 160n).END。