电路四输入与非门设计 - 副本

四输入与非门课程设计任务书

学生姓名：专业班级：

指导教师：工作单位：

题目: CMOS四输入与非门电路设计

初始条件：

计算机、ORCAD软件、L-EDIT软件

要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）

1、课程设计工作量：2周

2、技术要求：

（1）学习ORCAD软件、L-EDIT软件。

（2）设计一个CMOS四输入与非门电路。

（3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。

3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。

时间安排：

2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。

2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。

2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。

2013.12.6 提交课程设计报告，进行答辩。

指导教师签名：年月日

系主任（或责任教师）签名：年月日

摘要........................................................................ I Abstract ................................................................... II

1 绪论 (1)

2 设计内容及要求 (2)

2.1 设计的目的及主要任务 (2)

2.2 设计思想 (2)

3软件介绍 (3)

3.1 OrCAD简介 (3)

3.2 L-Edit简介 (4)

4 COMS四输入与非门电路介绍 (5)

4.1 COMS四输入与非门电路组成 (5)

4.2 四输入与非门电路真值表 (6)

5 Cadence中四输入与非门电路的设计 (7)

5.1 四输入与非门电路原理图的绘制 (7)

5.2 四输入与非门电路的仿真 (8)

6 L-EDIT中四输入与非门电路版图的设计 (10)

6.1 版图设计的基本知识 (10)

6.2 基本MOS单元的绘制 (11)

6.3 COMS四输入与非门的版图设计 (13)

7课程设计总结 (14)

参考文献 (15)

与非门是一种非常常用的数字门电路，本文详细介绍了基于CMOS管的L-EDIT环境下的四输入与非门电路设计仿真及版图布局设计验证。通过正向设计的思从逻辑设计、电路设计、版图设计和工艺设计封面出发，实现了电路指标明确化、功能电路化、逻辑明确化的工业版图制作标准，同时本设计还通过TSPICE仿真验证了设计的正确性。

关键词：与非门、L-EDIT、TSPICE

Abstract

NAND gate is a very common digital gates, This paper describes the design verification based on NAND gate circuit design simulation and layout layout MOS tube L-EDIT environment. By forward thinking design from logic design, circuit design, layout design and process design cover starting to realize the circuit indicators clear, functional circuit, then clear, then the logical layout of industrial production standards, while the design is verified through simulation TSPICE correctness of the design.

Keywords: NAND gate、L-EDIT、TSPICE

1 绪论

集成电路工艺加工能力基本是按照摩尔定律的规则不断提高的，目前90nm 加工工艺已经成为量产的主流工艺。集成电路加工能力每年的平均增长率可以达到58%，但设计方面生产力的提高与制造能力之间一直存在差距，根据统计数据，集成电路设计效率每年的增长率约为21%，与加工能力的增长率之间存在着较大的差距。为了能有效利用制造能力，需要从各个层面来提高设计效率。

从历史上看，集成电路设计技术大约每10 年都会有一次方法学上的突破。二十世纪70 年代开始出现了版图输入（LE）技术，发展到二十世纪80年代出现了布局布线（P&R）技术，再发展到二十世纪90年代的综合（Synthesis）技术直到目前的SoC设计技术，每次技术突破都带来了设计效率上的飞跃，这种影响如图2 所示。同时，集成电路工艺水平已越来越受到半导体器件的物理限制，从而带来了许多新的器件结构、新工艺和新材料的极限，加工线宽不断缩减也产生了很多寄生效应问题。这种变化对设计技术的影响是多方面的，它不仅使得集成电路的特征尺寸减少，同时也使工作时钟频率升高，设计复杂度变高，电源电压降低，功耗变大，而且很多过去可以不关心的寄生效应和参数等已经成为现代设计中必须处理的因素。为了保证设计技术能够跟上制造工艺发展的需要，必须从多个方面入手来研究新工艺条件下的设计技术问题。

未来的集成电路设计过程中要考虑的因素越来越多，而且这些因素之间相互影响，很多情况下所使用的设计步骤和工具、设计流程等是紧密相关的。在过去的设计过程中，综合、时序分析和部分布局的工作是结合在一起的，以便解决布局对综合和连线延迟的影响。目前采用的设计流程中通过对模块进行分析和优化来保证芯片可以满足多种指标要求，包括性能、功耗、噪声、面积以及可测性和可制造性等；在将来的设计流程中，对设计要实现的软件/硬件部分需要进行协同分析、协同设计与协同优化等，以便达到要求的性能指标。这对设计方法、工具、流程等都提出了新的挑战，需要以新的方法来解决实际问题。集成电路系统的设计更多的是体现在设计方法学上，而不是设计工具的支持上。

CMOS集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可等比例缩小、以及可适应较宽的环境温度和电源电压等一系列优点，成为现在IC 设计的主流技术。在CMOS集成电路设计中，异或电路的设计与应用是非常重要的。IC 设计者可以根据芯片的不同功能和要求采用各种不同结构的异或电路，从而实现电路的最优化设计。