PCI总线信号说明
PCI总线
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1.1 PCI总线的特点
• 1．高性能 • 2．猝发传输模式 • 3．不受微处理器限制 • 4．采用总线主控和同步操作 • 5. 减少存取延迟 • 6．适用于各种机型 • 7．兼容性强 • 8．低成本、高效益 • PCI的芯片采用超大规模集成电路，节省布线空间，为微机的小型化和多功能化提
• 对于5V PCI标准连接器而言，如果PCI适配卡仅支持32位操作，则只用到管脚B1/Al 到B62/A62，管脚B63/A63到B94/A94只用于64位PCI适配卡。
• PCI局部总线的信号线共有100根，在一个PCI应用系统中，有主设备和从设备。从 设备至少需要47根信号线，主设备则需要49根信号线。利用这些信号线可以处理数 据、地址，实现接口控制、仲裁及系统功能。下面按功能分组说明5V PCI标准连接 器的引脚意义。
• 桥也叫桥连器，是一个总线转换部件，其功能是连接两条计算机总线，使总线间相互通讯。它可以 把一条总线的地址空间映射到另一条总线的地址空间，可以使系统中每一台总线主设备（Master） 能看到同样的一份地址表。
• 在PCI规范中，提出了三种桥的设计： • （1）主桥，就是CPU至PCI的桥。 • （2）标准总线桥，即PCI至标准总线如ISA、EISA、微通道之间的桥。例如INTEL设计的SATUNG
微型计算机原理与接口技术
PCI总线
• 随着微型计算机技术的广泛应用和不断发展，无论是办公自动化还是工业应用，对 微型计算机性能的要求都越来越高。在CPU从80286发展到386、486及目前的 Pentium水平的情况下，其数据宽度及工作频率也在不断提高。
PCI-Express总线简介
pcie总线简述pcie总线是第三代i/o互连总线，pcie应用用在桌面电脑、通信平台、服务器、工作站、移动通信、嵌入式器件中。
是低价而大量的传输的解决方案。
pcie兼容pci总线，由于pcie的低潜伏期通信使得它拥有很高的带宽和总数较少的管脚数量。
pcie的主要特征：●可以传送多种数据信息格式。
●串行发送接收双通道，高带宽，速度快。
可灵活扩展。
●支持热插拔和热交换。
●低电源消耗，并有电源管理功能。
●支持QoS链路配置和公正策略。
●具有包和层协议架构。
●每个物理链接含有多种虚拟通道。
●兼容pci。
●多种保证数据完整性的机制。
●错误处理机制和调试简便性。
pcie的基本结构包括根组件（Root Complex）、交换器（Switch）和各种终端设备。
pcie总线一个拓扑结构例子如下：Root Complex（根组件）：root Complex为下层io设备连接到cpu提供路径。
endpoint（终端设备）：就是接收请求（request）或者发送应答（completer）的总线终端设备。
Swith（路由器）:为上游器件和下游器件通信选择路径，如下图。
一个基本的数据链路（Link）如下图：一个基本的pcie数据链路至少两对差分驱动信号如图：一对是接收，一对是发送。
如图是一条lane，每个数据链路（link）至少包含一个lane，为了线性增加link的带宽，link支持*N条lanes（N=1、2、4、8、12、16、32）。
例如单条lane支持的单向带宽是 2.5gb/s，那么一个数据链路单方向支持的最高带宽就80gb/s。
pcie总线规范包括以下各子层协议：pcie总线包括Transaction Layer（处理层）、Data Link Layer （数据链路层）、Physical Layer（物理层）。
pcie总线使用包来完成器件之间的通信。
这些数据包信息在Transaction Layer 和Data Link Layer中形成，即除了数据信息外，在不同的层中加入不同的开销，以方便管理，如下图。
PCI总线功能概要
PCI总线的功能2.1 连接到PCI总线上的设备连接到PCI总线上的设备分为两类：(1)主控设备(master)：PCI支持多主控设备，主控设备可以控制总线、驱动地址、数据及控制信号；(2)目标设备(target)：不能启动总线操作，只能依赖于主控设备向他进行传递或从中读取数据。
2.2 有关PCI引脚信号有关PCI引脚信号说明如下：AD[31～0]：地址、数据信号复用线。
PCI总线支持写猝发和读猝发。
一个总线传输分为一个地址传送阶段和一个或多个数据传送阶段。
有效，表示地址传送阶段开始，此时AD[31～0]包含一个32位的物理地址，选中I／O的一个字节单元或主存的一个双字单元。
接下来为数据传送阶段(IRTY和TRDY同时有效)，此时AD[7～0]包含最低字节数据，AD[31～24]包含最高字节数据。
C／BE[3～0]：总线指令和字节允许信号的复用线。
在地址传送阶段，C／BE[3～0]上传送的是4位编码的总线指令。
在数据传送阶段，C／BE[3～0]用作字节允许标志，以决定数据线上的哪些字节数据为有效数据，C／BE[3～0]可依次对应于字节3，2，1，0。
FRAME：周期帧信号。
由当前总线控制者产生，表示一个总线传输的开始和延续。
FRAME从无效变为有效．表明总线传输开始；保持有效，表明总线传输继续进行(1个或n个数据节拍正在继续)；FRAME从有效变为无效，表明进入数据传输的最后一个数据传送阶段。
2.3 总线指令定义在地址传送阶段，C／BE[3～0]线上送出总线指令的编码信息。
总线指令用于对目标设备说明当前总线控制者正在进行的总线传输类型。
表1给出了总线指令的定义。
I／O读：用于从一个被选中的I／O单元中读取数据。
I／O写：用于写数据到一个被选中的I／O单元中。
3 测量PCI总线的I／O写时序波形的技术及分析方法测量PCI总线的I／O写时序波形共分3个部分，如图1所示。
具体的实现测量的过程及分析方法介绍如下3.1 编写测试程序用汇编语言编写测试程序，该程序如下：3.2 制作测试板PCI波形采用厦门厦华三宝计算机有限公司状元一族主板，执行标准号：Q／FSl0938-1999。
pci总线走线规则
pci总线走线规则PCI总线走线规则PCI（Peripheral Component Interconnect）总线是一种用于连接计算机内部各种硬件设备的通信总线。
在设计和布线PCI总线时，需要遵循一定的走线规则，以确保信号的稳定传输和系统的正常工作。
本文将介绍PCI总线走线规则的相关内容。
一、信号传输规则在PCI总线上，不同的信号按照一定的规则进行传输。
其中，同步信号和主时钟信号是非常关键的。
同步信号（SYNCH）用于同步数据传输，而主时钟信号（CLK）则用于同步总线上各个设备的时钟。
在布线时，需要保证这些信号线的长度相等，以避免信号的相位差引起的传输错误。
二、布线规则1. 线宽和间距：PCI总线上的线宽和间距需要满足一定的规定，以确保信号的稳定传输和防止干扰。
一般来说，线宽应根据信号频率和电流大小进行合理选择，而间距则要根据线宽和阻抗匹配来确定。
2. 地线和电源线：在布线时，地线和电源线的设计也是非常重要的。
地线应尽量减少环形回路，以保证信号的良好接地；而电源线则要避免过长，以减小电源电压的变化。
3. 差分对布线：PCI总线上的差分对（D+和D-）是用于数据传输的重要信号线。
为了保证数据的准确传输，差分对的线长应相等，而且要尽量减小与其他信号线的干扰。
4. 信号线走向：PCI总线上的信号线走向也需要遵循一定的规则。
一般来说，数据线和地址线应尽量平行布线，以减小串扰；而控制线则要与数据线和地址线交错布线，以减少相互干扰。
三、线长度控制线长度的控制也是布线过程中需要考虑的重要因素。
在PCI总线中，不同的信号线有不同的最大长度限制。
一般来说，时钟信号的线长应尽量短，以保证时钟的稳定性；而数据线和地址线的线长则可以适当延长，但也要控制在一定的范围内，以避免信号的延迟和失真。
四、阻抗匹配阻抗匹配也是PCI总线布线中需要考虑的重要问题。
在布线时，信号线的阻抗应与总线的特性阻抗相匹配，以确保信号的正确传输和减小反射。
PCIE_3.0简介及信号和协议测试方法
PCIE标准是由PCI-SIG组织制定，自从推出以来，1代和2代标准已经在PC和
Server上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。
出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCIE 3.0，即
PCIE 3代的规范。目前，PCIE 3.0已经开始出现在一些高端的Server上，而在普通
战。
三、PCIE 3.0的测试
首先要说明的一点是，由于PCIE 3代目前只颁布了Base的规范（即芯片规
范），但CEM规范（即主板和插卡的规范）和测试规范还没有正式发布，所以下
面介绍的方法是基于目前的通用做法，以后随着规范的正式发布，具体测试方法可
能还有变化。
有1代、2代设备的兼容。别看这是个简单的目的，但实现起来可不容易。
我们知道，PCIE 2代在每对差分线上的数据传输速率是5Gbps，相对于1代提
高了1倍；而3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速
率提高到10Gbps。但是就是这个10Gbps把PCI-SIG给难住了，因为PC和Server
PCIE 3.0简介及信号和协议测试方法
安捷伦科技（中国）有限公司：李凯
一、前言
PCI Express（简称PCIE）总线是PCI总线的串行版本，其采用多对高速串行的
差分信号进行高速传输，每对差分线上的信号速率可以是1代的2.5Gbps、2代的
5Gbps以及现在正逐渐开始应用的3代8Gbps。
作都由示波器软件计算，会大大影响测试速度。Agilent公司的90000A/90000X示
波器内部都有硬件的通道相减及S参数运算功能，可以大大提高测试的速度和效率。
PCI总线
1.2 PCI总线概念
PCI是Peripheral Component Interconnect（外设部件互连标准） 的缩写，是一种高速的局部总线，它是目前个人计算机中使用最为广 泛的接口，几乎所有的主板产品上都带有这种插槽。PCI插槽也是主 板带有最多数量的插槽类型，在目前的台式机主板上，ATX结构的主 板一般带有5～6个PCI插槽，而小一点的MATX主板也都带有2～3个PCI 插槽，可见其应用的广泛性。它与ISA、EISA总线完全兼容，尽管每 台微型计算机系统的插槽数目有限，但PCI局部总线规格提供了“共 用插槽”，可以容纳一个PCI及一个ISA。
2021年1月30日星期六
1.3 PCI总线的特点
PCI总线开放性好，不受CPU类型限制，具有广泛的兼容性 和可扩展性，是一种低成本、高效益很有前途的局部总线。它 在高档微型计算机中广泛使用，究其原因，就在于它所具有的 强大优势。
2021年1月30日星期六
2021年1月30日星期六
图1-1 PCI总线结构
1.4 PCI总线信号2021年1月30日星来自六图1-2 PCI总线信号
PCI总线
1.1 PCI的提出
PCI总线称为外部设备互连总线，实现了微处理器与外围设备 之间的高速通道，总线频率33 MHz，与CPU的时钟频率无关；总线 宽度32位，并可以扩展到64位，所以其带宽达到了132~264 MB/s。 PCI总线是Intel公司于1991年下半年首先提出的，并与IBM、 Compaq、AST、HP、DEC等100多家公司联合成立了PCI Special Interest Group（PCI SIG），于1992年6月推出了PCI总线标准1.0 版，1993年4月底发布了2.0版，1995年6月初发布了2.1版，1998年 12月又更新为2.2版。
PCI插槽引脚信号定义中文说明
PCI 总线起始讯号
5. GNT[4:0]# (PCI BUS GRANT)
PCI 总线控制认可讯号
6. IRDY# (INITIATOR READY)
数据读取写入讯号
7. LOCK# (PCI BUS LOCK)
总线锁住讯号
8. PAR (PCI BUS PARITY)
地址与位传送之同位检错讯号
9. PCLK (PCI CLOCK)
PCI 时脉讯号
10.PGNT# (PCI GRANT TO PERIPHERAL BUS CONTROLLER)
PCI 总线对外部外围装置之需求同意认可讯号
11. PERQ# (PCI REQUEST FROM PERIPHERAL BUS CONTROLLER)
外围处理器对PCI总线要求讯号
12. REQ[4:0]# (PCI BUS REQUEST)
PCI 总线需求讯号
13. RESET# (RESET)
系统重置讯号
14. SERR# (SYSTEM ERROR)
系统错误侦测讯号可产生NMI 不可屏蔽中断
15. STOP# (PCI BUS STOP)
PCI 总线放弃或重试数据传送之讯号
16. TRDY# (TARGET READY)
PCI 总线数据读取传送讯号
17.WSC# (WRITE SNOOP COMPLETE)
I /O APIC 芯片有上时之中断讯息传送讯号。
PCIE 3.0简介及信号和协议测试方法
PCIE 3.0简介及信号和协议测试方法安捷伦科技（中国）有限公司：李凯一、前言PCI Express（简称PCIE）总线是PCI总线的串行版本，其采用多对高速串行的差分信号进行高速传输，每对差分线上的信号速率可以是1代的2.5Gbps、2代的5Gbps以及现在正逐渐开始应用的3代8Gbps。
PCIE标准是由PCI-SIG组织制定，自从推出以来，1代和2代标准已经在PC和Server上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。
出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCIE 3.0，即PCIE 3代的规范。
目前，PCIE 3.0已经开始出现在一些高端的Server上，而在普通PC上的应用也是指日可待。
那么PCIE 3.0总线究竟有什么特点？对于其测试有什么特殊的地方呢？我们这里就来探讨一下。
二、PCIE 3.0简介1、信号速率的变化首先我们看一下制定PCIE 3代规范的目的，其目的主要是要在现有的FR4板材和接插件的基础上提供比PCIE 2代高一倍的有效数据传输速率，同时保持和原有1代、2代设备的兼容。
别看这是个简单的目的，但实现起来可不容易。
我们知道，PCIE 2代在每对差分线上的数据传输速率是5Gbps，相对于1代提高了1倍；而3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速率提高到10Gbps。
但是就是这个10Gbps把PCI-SIG给难住了，因为PC和Server上出于成本的考虑，普遍使用便宜的FR4的PCB板材以及廉价的接插件，无论采用什么技术都很难保证10Gbps的信号还能在原来的信号路径上可靠地传输很远的距离（典型距离是15～30cm）。
因此PCI-SIG最终决定把PCIE 3代的数据传输速率定在8Gbps。
但是8Gbps比着2代的5Gbps并没有高一倍，所以PCI-SIG决定在3代标准中把在1代和2代中使用的8b/10b编码去掉。
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PCI總線信號定義
PCI局部總線的信號線共有100根,下面按功能分組進行說明。
1.CLK IN:
系統時鐘信號,對於所有的PCI設備都是輸入信號。
其頻率最高可達33MHz,最低頻率一般為0Hz(DC),這一頻率也稱為PCI的工作頻率。
對於PCI的其它信號,除RST#﹑IRQB#﹑IRQC#﹑IRQD#之外,其余信號都在CLK的上升沿有效(或采樣)。
2.RST# IN:
用來使PCI專用的特性寄存器和定序器相關的信號恢復規定的初始狀態。
至PCI定序器之外的設備復位後如何變化,不屬於本說明的範圍。
但必要的PCI 配置寄存器,其復位狀態是明確規定的。
每當復位時,PCI的全部輸出信號一般都應驅動到第三態。
SERR#信號為高陰狀態,SBD#和SDONE可驅動到低電平(如果未提供三態輸出)。
REQ#和GNT# 必須同時驅動到第三態,不能在復位期間為高或為低。
為防止AD﹑C/BE#及PAR在復位期產浮動,可由中心設備將它們驅動到邏輯低,但不能驅動為高電平。
RST#和CLK可以不同步,但要保證其撤消邊沿沒有反彈。
當設備請求引導系統時,將響應復位,復位後響應系統引導。
3.AD〔31: : 00〕T/S
它們是地址﹑數據多路復用的輸入/輸出信號。
在FRAME#有效時,是地址期;在IRDY#和TRDY#同時有效時,是數據期。
一個PCI總線的傳輸中包含了一個地址信號期和接著的一個(或無限個)數據期。
PCI總線支持突發方式的讀寫功能。
地址期為一個時鐘周期,該周期中AD〔31: : 00〕線上含有一物理地(32位)。
對I/O操作,它是一個字節地址;若是存儲器操作和醳操作,則是雙字地址。
在數據期,AD〔07: : 00〕為最低字節,AD〔31: : 24〕為最高字節。
當IRDY#有效時表示寫數據穩定有效,,而TRDY#有效時表示讀數據穩定有效。
4.C/BE〔3: : 0〕#T/S:
它們是總線命令和字節使能多路復用信號線。
在地址期中,這四條線上傳輸的是總線命令;在數據期內,它們傳輸的是字節使能信號,用來表示在整個數據期中,AD〔31: : 00〕上哪些字節為有效數據。
5.FRAME# S/T/S:
幀周期信號。
由當前主設備驅動,表示一次方問的開始和持續時間。
FRAME#的有效預示著總線傳輸的開始;在其存在期間,意味著數據傳輸繼續進
行;FRAME#失效後,是傳輸的最後一個數據期。
6.IRDY# S/T/S:
主設備準備好信號。
該信號的有效表明發起本次傳輸的設備能夠完成一個數據期。
它要TRDY#配合使用,二者同時有效,數據方能完整傳輸,否則即為等待周期。
在讀周期,該信號有效時,表示數據變量已在AD〔31: : 00〕中;在寫周期,
該信號有效時,表示從設備已做好接收數據的準備。
7.TRDY#S/T/S:
從設備準備好信號。
該信號有效表示從設備已作好完成當前數據傳輸的準備工作,也就是說,可以進行相應的數據傳輸。
同,樣該信號要與IRDY#配合使用,二者同時有效,數據才能完整傳輸。
在寫周期內該信號有效表示從設備已做好了接收數據的準備;在讀周期內,該信號有效表示有效數據已提交到AD〔31: : 00〕中。
同理,IRDY#和TRDY#的任何一個無效時都為等待周期。
8. STOP#S/T/S:
停止數據傳送信號。
當它有效時,表示從設備要求主設備終止當前的數據傳送。
很顯然,該信號應由從設備發出。
9.LOCK# S/TS:
鎖定信號。
當該信號有效時,表示驅動它的設備所進行的操作可能需要多個傳輸才能完成。
也就是說,對此設備的操作是排它性的。
而此時,未被鎖定的設備,對它的非互擴訪問仍然可以進行。
LOCK#信號的控制是由PCI總線上發起數據傳輸的設備,根據它自己的約定並結合GNT#信號來完成的。
即使有幾個不同的設備在使用總線,但對LOCK#信號的控制權只屬於一個主設備。
如果某一設備具有可執行存儲器,那麼它也必須能實現鎖定,以便實現對該存儲器的完全獨占性訪問。
對於支持鎖定的目標設備,必須能提供一個互擴訪問塊,肯該塊不能小於6個字節。
由於主橋後面是系統存儲器,所以也應能實現鎖定。
10.IDSEL IN:
初始化設備選擇信號。
在參數配置讀寫傳輸期間,用作片選信號。
11.DEVSEL# S/T/S:
設備選擇信號。
該信號有效時,表示驅動它的設備已成為當前訪問的從設備。
換言之,它的有效說明總線上某處的某一設備已被選中。
12.REQ# T/S:
總線占用請求信號。
該信號一旦有效即表明驅動它的設備要求使用總線。
它是一個點到的信號線,任何主設備都有其REQ#信號。
13.GNT# T/S:
總線占用允許信號。
用來向申請占用總線的設備表示,其請求已獲得批準。
這也是一個點到點的信號,線任何主設備都應有自己的GNT#信號。
14.RERR# S/T/S:
數據廳偶校驗錯誤報千信號。
但該信號不報千特殊周期中的數據廳偶錯。
一個設備只有在響應設備選擇信號(DEVSEL#)和完成數據期之後,才能報告一個PERR#。
對於每個數據接收設備,如果發現數據有錯誤,就應在數據收到後的兩個時鐘周期內將PERR#激活。
該信號的持續時間與數據期的多少有,關如果是一個數據期,則最小持續時間為一個時鐘周期;若是一連串的數據期並且每個數據期都有錯,那麼PERR#的持續時間將多於一個時鐘周期。
由於該信號是持續的三態信號,因此,該信號在釋放前必須先驅動為高電平。
另外,對於數
據廳偶錯的報告既不能丟失也不能推遲。
15.SERR# O/D:
系統錯誤報告信號。
該信號的作用是報告地址廳偶錯﹑特殊命令序列中的數據廳偶錯,以及其它可能引起災難性後果的系統錯誤。
如果設備不希望產生非屏蔽中,斷就應采用其它機制來實現SERR#的報告。
由SERR#是一個漏极開路信號,因此,報告此類錯誤的設備只需將該信號驅動一個PCI周期即可。
SERR#信號的發出和時鐘同步,因而滿足總線上所有其它信號的建立時間和保持時間的要求。
要使該信號復位,需要一個微弱的上拉作用,但這應由系統設計來提供,而不是靠報錯的設備或中央資源。
一般這种拉復位需要2---3個時鐘才能完成。
16.SBO# IN/OUT:
試探返回信號。
當該信與有效時,表示命中了一個修改過的行。
當該信號無效,而SDONE信號有效時,表示有一個”干凈”的試探結果。
17.SDONE IN/OUT:
監聽完成信號。
用來表示當前監聽的狀態。
該信號無效時,表明監聽仍在進行,否則,表明監聽已經完成。
18.AD〔63: : 32〕T/S:
擴展的32位地址和數據多路復用線。
在地址期(如果使用了DAC命令且REQ64#有效時)這32條線上含有64位地址的高32位,否則,它們是保留的;在數據期,當REQ64#和ACK64#同時有效時,這32條線上含有高32位數據。
19.C/BE〔7: : 4〕# T/S:
總線命令和字節使能多路復用信號線。
在數據期,若REQ64#和ACK64#同時有效時,該四條線上傳輸的是表示數據線上哪些字節是有意義的字節使能信號。
如C/BE〔4〕#對應第四個字節,C/BE〔5〕# 對應第五個字節。
在地址期里,如果使用了DAC命令且REQ64#信號有效,則表明C/BE〔7: ：4〕#上傳輸的是總線命令,否則這些位是保留的且不確定。
20.REQ64# S/T/S:
64位傳輸請求。
該信號由當前主設備驅動,並表示本設備要求采用64位通路傳輸數據。
它與FRAME#有相同的時序。
21.ACK64# S/T/S:
64位傳輸認可。
表明從設備將用64位傳輸。
此信號由從設備驅動,並且和DEVSEL#具有相同的時序。
22.PAR64 T/S:
奇偶雙字節校驗。
是AD〔63: : 32〕和C/BE〔7: : 4〕的校驗位。
當REQ64將在初始地址期過後的一個時鐘處失效。
當REQ64#和ACK64#同時有效時,PAR64在各數據期內穩定有效,並且在IRDY#或TRDY#發出後的一個時鐘處失效。
23.PAR64
信號一旦有效,將保持到數據期完成之後的一個時鐘周期處。
該信號與AD 〔63: : 32〕的時序相同,但拖後一個時鐘周期,對於主設備是為了地址和寫數據而發PAR64,從設備是為了讀數據而發PAR64。