应用于saradc中逐次逼近寄存器的设计

0 引言
SAR ADC 是采样 速 率 低 于 5Msps 的 中 等 至 高 分辨率应用的常见结构，实质上是实现一种 二 进 制 搜索算 法［1-3］。 SAR ADC 的 逐 次 逼 近 寄 存 器 主 要 是依赖于移位寄存器的工作原理，如何优化 设 计 成 为低 功 耗 设 计 的 一 个 重 要 因 素［4］。 基 于 标 准 CMOS 工艺，通 过 结 构 研 究 来 提 高 速 度 和 分 辨 率、 优化 功 耗 面 积 等 指 标，是 ADC 的 重 要 研 究 方 向 之 一［5］。
图 3 带复位置位 D 触发器
图 3 中 的 D 触 发 器 是 由 4 个 传 输 门、2 个 或 门、2 个与非门 和 6 个 非 门 来 实 现 的，这 个 D 触 发 器中的传输门由两个反相时钟来控制，实现 下 降 沿 触发；其中 的 或 门 及 与 非 门 实 现 了 复 位 及 置 位 功 能，并且置位的优先级高 于 复 位 的 优 先 级。 D 触 发 器真值表如表 1 所示。
而控制电路部分要完成 Dp 和 Dn 差分信号及 AN20 等控制信号的 产 生，因 此 需 要 对 D 触 发 器 结 构进 行 些 许 改 动，即 需 要 两 种 D 触 发 器，如 图 4 所示。
数量。使用较少的数字逻辑单元，意味 着 开 关 功 耗 可以达到很小。虽然数字控制部分的动态功耗在 ADC 的功耗中不是主要部分，但使用较少的控制逻 辑可以把数字电路开关噪声降到很低，减 少 对 模 拟 部分的影响，对模拟部分的设计要求就可 以 更 低 一 些，对 降 低 模 拟 部 分 的 功 耗 起 到 一 定 的 辅 助 作 用［6］ 。
若采用全定制的设计方法，对于一个 12 bits 的 逐次逼近寄存 器，约 需 要 24 个 D 触 发 器。 数 字 控 制电 路 部 分，AN20、AN30、Eoc _ en 等 6 个 控 制 信 号，大概 需 要 6 个 D 触 发 器 和 12 个 逻 辑 门 电 路。 也就是说，采 用 全 定 制 方 法 来 实 现 逐 次 逼 近 寄 存 器，总共约需要 30 个 D 触 发 器 和 12 个 逻 辑 门，相 比逻辑综合的实现方法，大大地减少了逻辑 单 元 的
表 1 D 触发器真值表
D
SN
RN
Q
QN
×
0
×
1
0
×
1
0
0
1
0
1
1
0
1
1
1
1
1
0
D 触发器真 值 表 表 明，只 要 置 位 SN 低 电 平 有 效，Q 端强制置位为 1；在置位 SN 无效，复位 RN 低 电平有效时，Q 端 清 零 复 位； 只 有 在 置 位 和 复 位 都 无效时，Q 端的输出等于 D 端输入，实现移位。
图 2 表 明 逐 次 逼 近 寄 存 器 的 主 要 信 号，分 别 如下：
Clk：SAR ADC 的工作时钟信号； Clear：清零信 号，转 换 开 始 前 将 所 有 寄 存 器 清 零 ，低 电 平 有 效 ； Vcomp ：比 较 器 的 输 出 结 果 ，也 就 是 寄 存 器 要 保 存的数据； AN20、AN30：SAR ADC 中 DAC 的 模 拟 开 关 控 制信号； Dn0 ～ Dn12、Dp0 ～ Dp12：两 组 差 分 信 号，用 于 控制 DAC 中的电容极板； Eoc_en：一 次 转 换 完 成 时 的 指 示 信 号，低 电 平 有效； PD_lock：比较器中的锁存放大器的 工 作 信 号， 高电平有效； PD_pre：比较 器 中 前 置 放 大 器 的 工 作 信 号，高 电平有效； clear_iner：比 较 器 输 出 端 的 强 制 清 零 信 号 ； 最终的转换数据通过并串转换模块后以串行 方 式 输 出 ，并 且 要 保 证 输 出 数 据 与 时 钟 同 步 。
张少真1 ，李哲英2
（1. 北京交通大学 电子信息工程学院，北京 100044； 2. 北京联合大学 信息学院，北京 100101）
［摘 要］ 逐次逼近寄存器（ SAR registers） 协调 DAC（ Digital-to-Analog Converter，数模转换器） 和 比较器共 同 工 作，完 成 逐 次 逼 近 逻 辑，在 SAR ADC （ Successive approximation A / D Converter，逐 次 逼近型模数转换器） 的 设 计 中 非 常 重 要。 设 计 了 一 个 应 用 于 5V 单 电 源 电 压、采 样 率 为 1MSPs、 12bits、低功耗 SAR ADC 中的逐次逼近寄存器。通过比较分 析 逻 辑 综 合 和 全 定 制 两 种 方 法，选 择 了 全 定 制 方 法 来 实 现 逐 次 逼 近 寄 存 器 ，实 现 功 耗 、面 积 的 最 佳 优 化 。 ［关键词］ 逐次逼近寄存器；逻辑综合；全定制；控制信号 ［中图分类号］ TP 332. 1 ［文献标志码］ A ［文章编号］ 1005-0310（2011）02-0015-05
2011 年 6 月 第 25 卷第 2 期总 84 期
北京联合大学学报（自然科学版） Journal of Beijing Union University（ Natural Sciences）
Jun． 2011 Vol． 25 No次逼近寄存器的设计
SAR ADC 变 换 前，逐 次 逼 近 寄 存 器 要 全 部 清 零；变 换 开 始，要 将 逐 次 逼 近 寄 存 器 的 最 高 位 寄 存 器设置为 1，之后逐 次 逼 近 逻 辑 依 次 将 下 一 位 寄 存 器置为 1，直至 12 位数据完成转换。从转换的过程 来看，需要带复位置位的 D 触发器。如图 3 所示。
The Design of SAR Registers in SAR ADC
ZHANG Shao-zhen1 ，LI Zhe-ying2
（1. School of Electronic and Information Engineering，Beijing Jiaotong University，Beijing 100044，China； 2. College of Information，Beijing Union University，Beijing 100101，China）
2 逐次逼近寄存器的设计
逐次逼近寄存器及控制电路部分的输入输出 信号如图 2 所示。
图 2 逐次逼近寄存器信号图
图 1 逐次逼近寄存器的逻辑结构
根据 DC 综合报告 得 知，逐 次 逼 近 寄 存 器 调 用 了 39 个 D 触发 器 单 元 和 135 个 门 级 电 路 单 元，总 共 174 个数字 逻辑单元。根据 综 合 的 功 耗 报 告 得 知，电路功耗约为 3. 3 mW，泄漏功耗约为 0. 5 mW， 即逐 次 逼 近 寄 存 器 的 总 功 耗 为 3. 8 mW。 在 Encounter 工具中进行自动布局布线，版图面积设置为 280 μm × 580 μm 时，版图中单元密度为 52% 左右， 对于 CSMC 1P3M 0. 5 μm 工艺来说，只有 3 层金属 布线，当密度偏高时，容易出现走线冗长、散 热 不 均 等问题。显然，用逻辑综合的方法来实现 逐 次 逼 近 寄 存 器 ，功 耗 和 面 积 都 不 太 符 合 设 计 指 标 。
1 逐次逼近寄存器的实现
随着集成电路的发展，对于某些 设 计 可 以 采 用 EDA 技术，以硬件描述语言为逻辑描述的主要表达 方式，整个设 计 过 程 中 可 用 软 件 进 行 仿 真 与 验 证， 故 逻 辑 综 合 的 实 现 方 法 变 得 更 加 方 便［4］。 SAR
［收稿日期］ 2011 － 04 － 19 ［基金项目］ 北京市教委项目（ PHR〈IHLB〉20090513） ；国家自然基金项目（ NSFC609976024） 。 ［作者简介］ 张 少 真 （ 1986—） ，女，河 北 衡 水 人，北 京 交 通 大 学 电 子 信 息 工 程 学 院 ，硕 士，主 要 研 究 方 向 为 混 合 信 号 集 成电路的设计。
parameter idle = 5＇b00001； / / 上电复位 parameter setup = 5＇b00010； / / 初始化状态 parameter sample = 5＇b00100； / / 采样状态 parameter convert = 5＇b01000； / / 转换状态 parameter adout = 5＇b10000； / / 输出状态 通过 Modelsim 编 译、仿 真 及 DC 综 合，得 到 逐 次逼近寄存器的逻辑结构如图 1 所示。
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北京联合大学学报（自然科学版）
2011 年 6 月
ADC 中的逐次逼近寄存器逻辑通过逻辑综合的方 法来 实 现，这 样 大 大 减 少 了 仿 真 及 版 图 设 计 的 时间。
SAR ADC 完成一次转换需要 18 个时钟周期， 分为初始化 （ 2 个 周 期 ） 、采 样 与 保 持 （ 3 个 周 期 ） 、 转换（12 个周期） 和输出 （1 个周期） 4 个状态。因 此，可以编 写 Verilog 代 码 通 过 有 限 状 态 机 来 实 现 逐 次 逼 近 逻 辑 ，设 置 的 状 态 代 码 如 下 ：
第 25 卷第 2 期
张少真等：应用于 SAR ADC 中逐次逼近寄存器的设计
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SAR ADC 中的逐次逼近寄存器是基于移位寄 存器和计数器来设计的，而移位寄存器和计 数 器 都 是基于 D 触 发 器 来 设 计 的［7］，所 以 首 先 设 计 D 触 发器。 2. 1 D 触发器的设计
SAR ADC 中，比 较 器 在 时 钟 上 升 沿 将 比 较 结 果输 出，为 了 保 证 数 据 的 稳 定 性，所 以 逐 次 逼 近 寄 存器最好在时钟下降沿读取数据，因此需要 下 降 沿 触发的 D 触发器。