1.从好用来说,肯定是Xilinx的好用,不过Altera的便宜
ISP技术
ISP技术 ISP技术
ABEL-HDL语言 编程软件ispEXPERT
ISP技术
ISP技术
ISP技术的特点 ISP逻辑器件系列 ispLSI器件的结构 在系统编程原理和方法
ISP技术的特点
一、在系统编程
在系统编程(ISP)：指用户具有在自己设计的线路板上为 重构逻辑而对逻辑器件进行反复编程改写的能力。 ISP技术是美国Lattice半导体公司首先提出来的一种能 在产品设计、制造过程中的每个环节具有对其器件、电路或 整个数字系统的逻辑和功能随时进行组态或重组能力的最新 技术。在可编程逻辑器件(Programming Logic Device， PLD)及其技术中，ISP是一种新的概念、新的标准。
ISP逻辑器件系列
目前,商品化的在系统可编程逻辑器件有 （1）ISPLSI （2）ISPGAL （3）ISPGDS(Generic Digital Switch).
ISP逻辑器件系列
一、ispLSI系列
美国Lattice公司是世界上第一片GAL诞生地.特别是九十年 代发明并率先推出的ISP技术,开拓了新一代的ttice公 司已将ISP技术应用到高密度可编程逻辑器件(HDPLD)中,形 成ispLSI系列高密度在系统可编程逻辑器件.
可变成逻辑器件厂商
随着可编程逻辑器件应用的赢利吸力和日益广泛，许多IC制 造厂家涉足PLD/FPGA领域。目前世界上有十几家生产 CPLD/FPGA的公司，最大的三家是：ALTERA，XILINX， Lattice，其中ALTERA和XILINX占有了60%以上的市场份额。 3、 Lattice：Lattice是ISP技术的发明者, ISP技术极大的 促进了PLD产品的发展，与ALTERA和XILINX相比，其开发 工具比ALTERA和XILINX略逊一筹。中小规模PLD比较有特 色，不过其大规模PLD、FPGA的竞争力还不够强 1999年 推出可编程模拟器件。99年收购Vantis（原AMD子公司）, 成为第三大可编程逻辑器件供应商。2001年12月收购agere 公司（原Lucent微电子部）的FPGA部门。主要产品有 ispLSI2000/5000/8000, MACH4/5，ispMACH4000等
fpga芯片的种类
fpga芯片的种类FPGA芯片的种类FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，它具有灵活可塑性和高性能，被广泛应用于数字电路设计和嵌入式系统开发领域。
随着技术的不断发展，FPGA芯片也呈现出多样化的种类和功能，本文将介绍几种常见的FPGA芯片。
1. Xilinx Virtex系列Xilinx Virtex系列是业界最强大的FPGA产品系列之一。
它以其卓越的性能和丰富的资源而受到广泛关注。
Virtex系列采用了最新的FPGA架构，具有高达数百万个可编程逻辑单元（LUT）和丰富的高速IO接口，可满足复杂系统设计的需求。
此外，Virtex系列还提供了丰富的硬核IP（Intellectual Property），如处理器核、高速串行收发器等，使其在高性能计算和通信领域具有重要应用。
2. Altera Cyclone系列Altera Cyclone系列是一种低成本、低功耗的FPGA芯片，广泛用于嵌入式系统和消费电子产品中。
Cyclone系列采用了先进的工艺技术，具有较高的逻辑密度和丰富的资源。
该系列芯片在功耗控制上表现出色，可满足对低功耗需求较高的应用场景。
Cyclone系列还支持多种外围接口和通信协议，如CAN、SPI、I2C等，方便与其他设备进行通信和互联。
3. Lattice iCE系列Lattice iCE系列是一种超低功耗的FPGA芯片，适用于移动设备和便携式电子产品。
iCE系列采用了极小的封装和低功耗设计，能够在极端环境下提供可靠的性能。
该系列芯片具有快速启动和低功耗特性，适合应用于电池供电的场景。
iCE系列还具有较高的集成度和资源利用率，可满足对系统复杂度和成本要求较高的应用。
4. Intel Stratix系列Intel Stratix系列是一种高性能、高密度的FPGA芯片，由英特尔（Intel）公司推出。
Stratix系列采用了英特尔的最新工艺技术，具有卓越的性能和可靠性。
高级篇：第2章altera器件高级特性与应用
高级篇：第2章altera器件高级特性与应用展开全文高级篇：第2章 altera器件高级特性与应用发布时间：2010-06-23 16:09:11主要内容：. 时钟管理；. 片内存储器；. 数字信号处理；. 片外高速存储器；. 高速差分接口和DPA；. 高速串行收发器。
2.1 时钟管理分析设计中经常遇到的时序问题，介绍如何利用altera的时钟资源和PLL来有效地管理时钟，解决设计中的时序问题。
时序问题：时钟偏斜（skew）和抖动（jitter）时钟偏斜skew是指在时钟分配系统中各个时钟末端（器件内部触发器的时钟输入端）的时钟相位不一致的现象，是同一时钟源分不到不同时钟目的端的延时差。
主要由两个原因造成：一是时钟源之间的偏差，例如同一个PLL所输出的不同的时钟信号之间的偏斜；另一个是时钟分配网络的偏斜。
时钟偏斜是永远存在的，但是其大到一定程度，就会严重影响设计的时序，因此需在设计中尽量减小其影响。
时钟抖动是指时钟边沿的输出位置和理想情况存在一定的误差, 理想的时钟周期与实际的时钟周期的差别。
抖动一般可以分为确定性抖动和随机抖动，确定性抖动一般比较大，而且可以追踪到特定的来源，如信号噪声、串扰、电源系统和其他类似的来源；随机抖动一般是由环境内的因素造成的，如热干扰和辐射等，往往难以追踪。
实际环境中任何时钟都存在一定的抖动，而当时钟的抖动大到影响设计时序时就不可接受，应予以减弱。
时序余量(Timing Margin)：在一个同步设计中，可以说时序决定一切。
在设计内部的时序余量时，工程师通常会考虑的一些延时因素是：源触发器的时钟到输出延时MicroTco，触发器到触发器的走线延时Tlogic，目的触发器的建立时间MicroTsu和保持时间MicroTh。
假设设计规格需要跑的时钟周期为T，因此需要满足时钟建立的要求：MicroTco + Tlogic +MicroTsu <= T同时也需要满足目的端触发器的保持时间MicroTh要求。
fpga芯片价格
fpga芯片价格FPGA（Field-Programmable Gate Array）是一种集成电路芯片，可以根据用户的需求进行灵活的重构。
它不同于传统的固定功能集成电路，可以通过编程来实现特定的功能，因此被广泛应用于数字电路设计和嵌入式系统开发中。
FPGA芯片的价格因品牌、规格和性能等因素而异。
一般而言，FPGA芯片的价格较高，但随着市场竞争的激烈以及技术的发展，价格也在逐渐下降。
下面将从几个主要厂商的角度介绍FPGA芯片的价格。
1. Xilinx（赛灵思）是全球最大的FPGA厂商之一，其FPGA芯片价格相对较高。
例如，赛灵思最新推出的Versal ACAP系列（Adaptive Compute Acceleration Platform）芯片，价格从数千美元到几万美元不等。
不同配置的芯片具有不同的性能和功能，价格也相应不同。
2. Altera（英特尔）是另一家重要的FPGA厂商。
其FPGA芯片价格也较高。
例如，英特尔的Arria 10系列FPGA芯片，根据配置和性能的不同，价格从数千美元到几万美元不等。
3. Microchip Technology Inc.是一家全球领先的半导体解决方案供应商，其FPGA芯片的价格相对较低。
例如，Microchip的SmartFusion2系列FPGA芯片，价格从几十美元到数百美元不等。
这些芯片具有较低的功耗和较高的可编程逻辑资源。
4. Lattice Semiconductor是一家专注于低功耗FPGA和CPLD（Complex Programmable Logic Device）的厂商，其FPGA芯片价格一般较低。
例如，Lattice的ECP5系列FPGA芯片，价格从几十美元到数百美元不等。
另外，FPGA芯片的价格还会受到市场需求、供应情况和技术进步等因素的影响。
随着市场对FPGA的需求增加，厂商为了提高竞争力常常会降低价格。
此外，新一代的FPGA技术也会不断推动价格下降。
DFF和latch
DFF和latch 钟控触发器(锁存器）边沿触发器（触发器）触发器：flipflop，锁存器：latch，寄存器：register锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。
触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。
寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。
其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。
寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。
触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。
所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。
有一些教科书里的触发器实际是锁存器。
在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。
钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。
20、D 触发器和D 锁存器的区别。
两个锁存器可以构成一个触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。
锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升/下降沿才会将输入体现到输出，所以能够消除输入的毛刺信号。
21、latch和filp-flop的异同都是时序逻辑，但latch受所有的输入信号控制，只要输入信号变化，latch就变化。
也正因为如此，latch很容易出毛刺。
flip-flop是触发器，只有在被时钟触发时才采样当前的输入，产生输出。
如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少。
关于altera系列IDE的破解体会
关于altera系列软件的破解心得由于本人要写一个用DSP builder做的论文。
所以就用到了QuartusII 9.0+ MATLAB 7.6（R2008a）+ DSP Builder 9.0，这几个是最核心的部件。
以前装过，都是看似破解了，但编译的时候总是报错，弄得很烦人。
不过进过几次试探，终于把这个头疼的问题解决了。
我破解步骤弄完了，用DSP builder里给的范例模型编译试过了。
报表基本上是绿色（正常），少数蓝字（一些warning，可以忽略的），没有红字（error）。
先说一下破解步骤：1.首先下载这些版本的原始安装程序，注意版本匹配的。
我都用的是跟9.0版本相配的。
破解器可以在CSDN上找，很多都能用的。
2.先安装MTALAB。
这个很简单，一般的安装ISO里都给了序列号。
养成习惯，装好软件之后，写一个hello world小程序，编译，运行，看能不能运行。
如果能顺利通过，那么90%情况下就说明安装成功了。
3.安装QuartusII 9.0，点安装包，最好装在一个简单的根目录下，例如D:\altera\90。
安装流程完成之后，如果你启动QII 90它会提示你加载licence.dat。
等下再说。
4.然后是重要部分，就是QII 90系列的crack了。
在网上有很多，zip里面不仅仅有QII 的破解程序，还带有DSP builder和ModelSim的破解补丁。
先把QII 90的破解程序exe解出来，放到D:\altera\90\quartus\bin 中，这个破解器是破解这个文件夹里面的sys_cpt.dll 和quartus.exe两个文件。
（友情提示，先备份这两个文件，复制，粘贴到另外一个空文件夹里。
如果它本身有自动备份，可以不管）然后点击启动，应用补丁。
然后会弹出一个对话框要设置licence.dat的路径，我就直接放在D:\altera下面。
用记事本打开这个licence.dat，可以看到里面有两段以FEATURE开头文字，以及里面HOSTID的字段，后面有XXXXXX的字样。
Altera产品知识分享
应用领域
汽车电子
消费电子 计算机与存储
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医疗电子
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工业控制与自动化
Thanks！
IIZ CPLD。零功耗 MAX IIZ CPLD 是该系列 中的最新器件。 MAXII系列和以上讲的3个系列都有些不区别。 前面说的CPLD功能强不强是由它的宏单元决 定的。但是在MAXII系列来说它是结合了 CPLD和FPGA的新产品。它的基本结构是逻 辑单元 （FPGA性能指标之一）。 在MAXII系列中主要影响价格有逻辑单元、 I/O数以及封装不同和有特殊的应用。
价格与宏单元数，引脚数，速度成正比，区
间从1美金左右到几十美金。
常用于通信、计算机、消费电子、汽车、工
业和许多其他终端系统中。依靠其低成本和 灵活性的特点，MAX 3000 器件可以替代其他 更昂贵的标准硅片器件，降低系统成本。采 用CPLD，系统升级更为简单，并依靠其再编 程能力延长了终端产品的生命周期。
Arria系列
属于中端FPGA系列，适合对成本和功耗敏
感的收发器应用 。产品定位于在低成本和高 性能之间取得平衡,非常适合用于降低系统总 成本。 具有片内收发器，支持集成更多的功能，提 高系统带宽(16个3.75-Gbps收发器)。 命名规则与Cyclone类似， 如：EP2AGX65CU17C4N
Altera产品知识分享
Altera公司介绍
Altera(阿尔特拉)是世界上“可编程芯片系统”
（SOPC）解决方案倡导者 ，其主要优势产 品是FPGA、CPLD和结构化ASIC. 总部位于 美国硅谷圣何塞。
CPLD产品
Altera的CPLD产品线目前分为4块。
1.MAX3000系列 2.MAX7000系列 3.MAX9000系列 4.MAX II系列
【转】Xilinx和Altera的FPGA的对比
【转】Xilinx和Altera的FPGA的对⽐Xilinx和Altera的FPGA的对⽐[原创⽂章，转载请注明出处tengjingshu]⽼板布置了⼀个任务：搞⼀个符合要求的DDS（直接数字频率合成），其中要求DDS存储波形的ROM地址要48位，天啊，这可是2的48次这么多个byte，FPGA有这么多空间吗？于是我就⽐较了⼀下Xilinx和Altera的FPGA逻辑资源。
（其实DDS中存储波形数据的ROM地址为没必要搞到48位，正弦波形间隔两位的数据差不了多少可以省了很多步长，加上其实只要存储1/4正弦波波形的数据既可，所以地址位可以减少到12位）。
要⽐较Xilinx和Altera的FPGA，就要清楚两个⼤⼚FPGA的结构，由于各⾃利益，两家的FPGA结构各不相同，参数也各不相同，但可以统⼀到LUT(Look-Up-Table)查找表上。
关于两家FPGA的结构，可以参考：1.2.我师姐⽤的是Altera的Cyclone II系列的EP2C35，我⽤的是Xilinx的Spartan-3E系列的XC3S500E。
可以参考Datasheet。
Cyclone IISpartan-3E其中Altera的LEs和Xilnx的CLB(Slice)【其中1 Slices="1" CLB】对应于LUT的结构。
Altera从LEs的结构可以知道 1 LEs = 1 LUTXilinx下图是1 Slice的结构，从Slice的结构可以看到1 Slice = 2 LUT =4 CLB从⽽可以知道Xilinx和Altera FPGA逻辑资源的对应关系：（为了统⼀度量衡（感觉像QSH⼀样），业界⼀般会归结到BLM（Basic Logic Module）1 BLM＝1 LUT4（四输⼊查找表）＋DFF（D触发器）1 BLM＝0.5 Slice(Xilinx)=1 LE(Altera)=2.25 Tile(Actel)于是就可以知道Altera的Cyclone II系列的EP2C35有33216个LUT，我⽤的是Xilinx的Spartan-3E系列的XC3S500E有9312个LUTL 呜呜……加上EP2C35还有4个PLL，我的XC3S500E就跟⽐不上了参考资料：1. Altera Cyclone II系列⼿册 2. Xilinx Spartan-3E系列⼿册 3. 【器件求助】XILINX FPGA 和 ALTERA FPGA在逻辑单元是怎么算的？ 4. PLD/FPGA 结构与原理初步5. xilinx和Altera的fpga對⽐？6. 做个⼩调查，Xilinx的Spartan-3和Altera的MAX II，哪个⽤的更多？ 7. Altera/Xilinx FPGA逻辑门计算 8. 【EDA技术】第⼆章 FPGA／CPLD的结构与应⽤（⼀）9. 【EDA技术】第⼆章 FPGA／CPLD的结构与应⽤（⼆）。
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1.从好用来说,肯定是Xilinx的好用,不过Altera的便宜Altera的FPGA的短线资源经常不够用，经常要占用LE来充当布线资源〔这也是什么原因Altera的FPGA能够廉价的缘故，资源少些所以廉价〕，然而假如你是高手，也能把他的性能发挥得很好。
另外确实是关于块RAM，Xilinx的双口RAM是真的，Altera的没有双口RAM，假如你要实现真正的双口RAM，只能用两块RAM来背靠背地实现，如此你的RAM资源就少了一半，假如你的应用对片内双口RAM的需求很重要，用Altera的就划不来。
2.Xilinx与Altera FPGA比较系列之一逻辑资源速度一开始没想到那个比较会得到大伙的关注，纯粹是出于自己的兴趣。
两个厂商都会宣称自己某一方面比对方好，到底是谁的更好呢？这确信是个仁者见仁，智者见智的问题。
最近这段时间比较忙，项目到了比较关键的阶段，加上其他一些杂七杂八的情况，很难有比较完整的时间坐下来完成报告，直到今天才差不多把一些文档整理完。
在整理的过程中，越来越觉得很难比较两者之间的速度，因为相关的因素实在太多了。
软件的好坏，器件本身的延迟，设计等等对最优的速度都有着相当大的妨碍。
做速度比较用的滤波器很难代表其他的设计，确实是抛砖引玉，盼望能够和大伙一起讨论FPGA的速度那个问题。
在整理过程中，发明了许多很有趣的情况，比如StratixIII和StratixII的速度区别等。
为此，作者做了一些简单的实验，盼望能够找到合理的解释，来分析出现这些现象的缘故。
编译之前的考虑依照作者自己的一些经验，作者把常用的一些开关打开了，以便更好的优化速度。
另外，有一些选项作者拿不准是否两个软件都有相似的开关，就没有打开。
为了使得比较更加合理，作者尽可能选择门数和IO速度都比较接近的FPGA。
Xilinx采纳ISE9.1ServicePack1版本，Altera采纳Quartus7.1ServicePa ck1版本，Xilinx:Altera编译结果作者采纳了两种形式的滤波器来比较两者的速度。
第一种实现形式是57阶F IR滤波器,8比特输入数据,8比特输出数据,13比特系数,滤波器采纳转置形式的结构。
下面是得到的测试结果。
表1转置形式滤波器第二种实现方式是相同的滤波器，采纳直截了当形式的结构，乘完之后的数据按照四输入加法的方式求和。
下面是得到的测试结果。
表2直截了当形式滤波器一些简单的结论1. 从表1能够看出，Altera的FPGA运行速度快许多。
StratixII比V4的速度高出尤其多。
2. 表1,2的结果说明StratixIII的速度比StratixII的没有显著的增加。
Xilinx的V5比V4速度提升了许多。
3. 关于直截了当形式的FIR滤波器，一个有趣的现象是StratixII比V4快，然而V5比StratixIII快。
为了能够更好的理解造成这些差异的缘故，下面对两个公司的FPGA做进一步的分析。
首先，作者对32bit的加法在两个FPGA进行编译，比较两者的速度。
表132-bit加法器速度从上面的表格来看，Xilinx的V5比V4速度提高了许多，尤其是逻辑资源的加法器速度。
Xilinx的V5一位进位逻辑延迟为83ps，寄存器输出延迟为326ps,最低位加法延迟为318ps。
Xilinx的V4一位进位逻辑延迟为66ps，寄存器输出延迟为258ps,最低位加法延迟为433ps。
Altera的StratixIII比StratixII只提高了一些，然而并不是太大。
临时没有找到Altera的进位逻辑的延迟参数，S tratixII寄存器输出延迟为94ps,StratixIII为下面我们来看看乘法器的情况。
那个地方我比较了两种乘法器：两个输入可变〔下面称为可变乘法器〕，一个输入可变〔下面称为固定系数乘法器〕。
分别针对16bit和8bit情况做了比较，依旧采纳纯逻辑资源来实现上述运算。
关于一个输入可变的情况，另外一个数我用的是有符号数的最大值，即8bit的0x7F 和16bit的0x7FFF。
下面的一些表格给出了一些测试结果。
表2两个输入可变16bit乘法器表3一个输入可变16bit乘法器表4两个输入可变8bit乘法器表5一个输入可变8bit乘法器从以上的表格能够看出Altera的可变输入乘法器比Xilinx略微快一些。
固定系数乘法器比Xilinx速度高出许多〔由于Quartus优化的缘故，下面会专门分析〕。
Xilinx的V5比V4速度有了较大的提高，而StratixIII的速度比Str atixII没有明显的提高。
Quartus软件能够对固定系数乘法器做优化，比如与0x7F相乘，等价于先与0x080相乘，然后减去被乘数。
我使用了另外一个系数0x7D，结果发明速度明显下降，StratixIIIC2的最高速度只有253MHz，而占用的资源却增加许多。
因为这一点，也导致了在实现转置形式的FIR滤波器〔速度要紧局限在固定系数乘法器〕上，Altera不仅能够少用一部分资源，速度比Xilinx快许多。
上次的分析还剩下一点点尾巴，确实是查找直截了当形式滤波器XilinxV5比AlteraS3快的缘故。
在对直截了当形式的滤波器做比较时，发明Xilinx的V5比Altera的S3要快一些，时序分析报告显示关键路径在乘完之后的求和运算。
我单独把求和运算做了分析，下面是得到的结果。
奇怪的是这种情况下Xilinx的V5比Altera的S3要慢一些。
可能是其他缘故造成了上述的差别，今后再接着研究那个问题。
FPGAPlatform FPGAType Speed(MHz)Speed(MHz)FPGAType FPGAPlatform StratixIII EP3SE80F780C2 304 255 xc5vlx85-ff1153-3 Virtex5 StratixII EP2S90F1020C3 264 208 xc4vlx100-ff1148-12 Virtex4下一个系列接着研究直截了当形式和转置形式滤波器采纳DSP块的一些实现情况。
大伙明白，高端的FPGA中都有为数许多的DSP块，里边要紧包括一些18X18的乘法器，以及加法器等单元，相邻的DSP往往能够通过专用的连线互连，从而实现滤波器的级联设计，提高滤波器的运行速度。
Xilinx和Altera的DSP块有所差别，Xilinx的DSP模块能够做18X18乘法，18X18乘累加运算，18X18乘加运算等，其中累加器能够到48位宽，厂家标称的最高速度位500MHz。
Altera的DSP块能够分解成为8X8,16X16,32X32块，能够完成乘法，乘累加，乘加等运算，厂家标称的最高速度为450MHz。
下面的表格给出了一些综合结果。
FPGAPlatform FPGAType Speed(MHz)Speed(MHz)FPGAType FPGAPlatformStratixII EP2S90F1020C3313165xc4vsx35-ff668-12Virtex4 EP2S90F1020C4282154xc4vsx35-ff668-11EP2S90F1020C5240124xc4vsx35-ff668-1FPGAPlatform FPGAType Speed(MHz)Speed(MHz)FPGAType FPGAPlatformStratixII EP2S90F1020C3195109xc4vsx35-ff668-12Virtex4 EP2S90F1020C4169101xc4vsx35-ff668-11EP2S90F1020C514188xc4vsx35-ff668-1一些简单的分析：1、Xilinx之因此速度比Altera慢一个缘故可能是ISE综合时可能需要加一些约束才能够达到最正确状态，就这件情况我曾经咨询过Xilinx的应用工程师，她给了我一个使用Synplify综合的结果，速度明显比我使用ISE的好许多。
2、有关Xilinx的DSPBlock，我还试了许多其他的模块，包括简单的乘法器等，然而都不能达到器标称的500MHz，另外，ISE不能支持随意的写法，对代码的风格有一定的要求，比如，需要写成同步reset，如此才能被综合到DSPBlock当中。
首先,Xilinx和Altera的FPGADSP功能差不多相同,两者差不多上能够实现相近的功能.比较小的差别是，Xilinx的DSP模块能够在模块内做乘累加运算,而Altera的必须借助逻辑资源实现.另外,两者的速度有所区别,XilinxV4标称最高速度为500MHz,而AlteraS2标称最高速率为450MHz. 在实际使用过程当中,厂商的参数当然重要,然而用户的使用对性能的妨碍也是特别大的.我在Altera 的S2C3上用综合工具自动识别*,以及调用IPcore,发明两者的结果一致,关于16X16的乘法器速度是367.65MHz,关于8X8乘法器的速度是375.94MHz.Altera 的IPcore对流水线的支持相对较少,只有2级.Xilinx综合工具大概并没有那么智能,只能把*识别出来,用IPcore的0级流水线替代,而不能将乘法后跟随的一级流水线自己吸收到IPcore中.只是Xilinx的乘法器提供了18级流水线选择,因而采纳IPcore例化实现的乘法器速度大大的提升.我做的一个结果(V4-12),采纳综合工具infer出乘法器的速度是189MHz,而采纳IPcore例化的方法实现的为260MHz和611MHz,分别对应一级流水线和两级流水线结构.从以上实验结果以及笔者的使用经验来看,大概Altera的软件的智能程度稍高一些,然而Xilinx的硬件功能更强.在本例子当中,通过例化IPcore,能够大大提高乘法器的速度.假如采纳Xilinx的FPGA,在项目前期时能够采纳综合工具infer,留两级流水线待今后例化IPcore使用,如此一方面能够达到原型平台的快速开发,用能够保证以后性能的改进和提高.而采纳altera的FPGA,大概软件差不多解决了以上问题,利用IPcore例化的效果并不明显.。