数控移相信号发生器
基于DDS的数字移相信号发生器
Ｒ Ｇ ４的高 １ Ｅ ３ Ｏ位输 出作为 Ｐ Ａ路 Ｒ Ｍ与 Ｐ Ｏ Ｂ路 Ａ Ｄ Ｒ ０的 Ｄ Ｅ １
图 １ 基 于 Ｄ Ｓ的数 字 移 相 信 号 发 生器 的原 理 图 Ｄ
输入 ， 在此 ， 将该输 出称为 Ｄ， Ｄ一方面作为一个 Ｒ Ｍ 的地址 Ｏ 端， 决定读取 Ｒ Ｍ的内容 ， Ｏ 也就是 Ｆ Ｕ 。Ｄ另 一方 面与输人 ＯＴ
一
直 接 数 字 频 率 合 成 Ｄ Ｓ （ ｉｃ ｉｔ ｒ ｕｎ ｙ Ｄ Ｄｒ ｔＤｇａ Ｆｅ ｅ ｃ ｅ ｉｌ ｑ Ｓｎｈｓ ｅ）是一种采用数字化技术、通过控制相位的变化速 ｙｔ ｉｒ ｅｚ
出， 完成一个周期性的动作 ， 这个周期就是 Ｄ Ｓ合成信号 的一 Ｄ 个周期。
１ Ｄ Ｓ 相 的 实现 ． ２ Ｄ 移 器 件 采 用 美 国 Ａ Ｔ Ｒ 公 司 的 Ｆ Ｇ （ ｙｌ ｅ ＬＥ Ａ Ｐ Ａ Ｃ ｃ ｎ ｏ Ｅ １ ６ ２０ ６ 芯 片 来 实 现 。 于 Ａ ｅａ ｙｌ ｅ Ｐ Ｃ Ｑ ４ Ｃ ＰＣ Ｑ ４Ｃ ） 对 ｈ ｒ ｃ ｎ Ｉ ６ ２ ０ ６ Ｃ ｏ Ｅ 的 应 用 开发 使 用 Ａ ｅ ｈ ｒ 司 的 Ｅ Ａ开 发 软 件 （ ｕｒ ｓ１ ．） ａ公 Ｄ Ｑ ａｕ一１ ０ 。 ｔ ５
图 ２：
１ 基 于 Ｄ Ｓ的数 字移 相信 号发生 器 Ｄ
１１ 基 于 Ｄ Ｓ的数 字 移 相 信 号 发 生器 的工 作 原 理 ． Ｄ
该 移相 信 号 发 生 器 是 基 于 Ｄ Ｓ技 术 而 实 现 的 ，其 原 理 框 Ｄ
图如 图 ｌ 。 图 ２ 基 于 Ｄ Ｓ的 数 字移 相 信 号 发 生器 的 设 计 框 图 Ｄ 系 统 由一 个 ３ 加 法 器 （ Ｄ Ｅ ３ ）一 个 ３ 寄 存 器 ４位 Ａ Ｄ Ｒ４、 ４位
数字移相信号发生器研究与设计
科技信｜ ｌ １
０计算机 与信息拉术 ０
Ｓ Ｉ Ｎ Ｅ ＩＦ Ｒ ＣＥ Ｃ Ｎ Ｏ ＭＡＴＯ ＩＮ
２０ ０６年
第８ 期
数字移相信号发生器研究与设计
李 霖
（ 汉第 二船 舶设 计研 究所 湖北 武
武汉
４ ００ ） ３ ０ ０
，
摘 要 ： 字移 相 信 号 发 生 器 目前 已经 被 广 泛 用 于 船 舶 、 空 、 测 等 各 行 各 业 。 文首 先 介 绍 了数 字 移相 技 术 然 后 介 绍 了数 字移 相 发 生 器 数 航 检 本 设 计 中的 关键 技 术— — Ｆ ＧＡ 技 术 。 最后 设 计 了一 个数 字 移 相信 号发 生 器 的 各 个 功 能模 块 。 Ｐ 关键 词 ： 字信 号 ； 相 ； 计 数 移 设
数 字 移 相 技 术 概 述 所 谓移相是指两路 同频 的信号 。 以其 中的一路为参 考 ， 另一路 相 对于该参考作超前或滞后的移动 。 即称为是 相位的移动 。两路信号 的 相位 不同 。 便存在相位差 。 简称 相差 。若 我们 将一个信号 周期看作 是 ３ ０ 。 相 差 的 范 围 就在 ０— ６ ６ 则 ３ ０。 要实现移相 ． 通常有两个 途径 ： 是直接对模拟信号进行移相 ， 如阻容 移相 。 变压器移相等 ． 早期 的移相通常采用这种方式 。 采用这种方式制造 的移相器有许 多不足之 处 ， 输出波形受 输人波形 的影 响 。 如： 移相操作 不方便 ． 相角度随所 移 接负载 和时问等因隶的影 响而产生 漂移等． 此不 予讨论 。另一个是 在 随电子技术 的发展 。特别是单 片机技术 的发展而兴起 的数字移相技 术 。 目前移相技术的潮 流。 是 数字移相技术 的核心 是： 先将模 拟信号或 移相角数字化 ， 经移相后再还原成模拟信号 。 数 字 移 相 主要 有 两种 形 式 ：
美控U-S1-MKCN4信号发生器使用说明书
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序号物品名称数量备注1信号发生器12测试引线3一红一黑一黄3使用说明书14合格证15USB线16便携包1目录第一章概括 (1)1.1简介 (1)1.2主要功能 (1)1.3技术指标 (2)1.4规格 (3)第二章各部分名称及功能 (4)2.1接线端子 (5)2.2按键 (6)2.3液晶屏显示 (7)第三章信号输出 (8)3.1电压、有源电流输出 (8)3.24-20mA输出 (8)3.3热电偶输出 (9)3.4无源电流输出 (9)3.5电压、电流信号按显示量程输出或测量(免去量程换算) (10)第四章信号测量 (12)4.1电压、有源电流测量 (12)4.2无源电流测量 (13)4.3热电偶测量 (14)4.4调节阀门 (15)第五章可编程输出 (16)5.1分割输出功能(n/m) (16)5.2线性输出功能 (16)5.3自动步进功能 (18)第六章故障排除及仪表维护 (19)6.1故障排除 (19)6.2仪表维护 (20)第一章概括第一章概括1.1简介本信号发生器具有多种信号的测量和输出功能，包括电压、电流、热电偶信号，采用高清LCD液晶屏和功能分明的硅胶按键，显示清晰，操作简单，且具有待机时间长，精度高和可编程输出功能。
广泛应用于实验室、工业现场PLC与过程仪表、电动阀门等的调试。
以FPGA为核心的数字移相式信号发生器
万方数据 万方数据应用设计图４ＤＤＳ主模块仿真图的起始地址值，而另一路的起始地址值不变，即可改变两路信号的相位差。
用ＶＨＤＬ编写的功能模块如图３所示，仿真结果如图４所示。
系统软件的设计系统软件功能频率和相位预置通过单片机ＡＴ８９Ｃ５２对ＦＰＧＡ进行频率和相位的预置，主要由单片机来完成。
频率和相位步进通过单片机ＡＴ８９ｃ５２对ＦＰＧＡ实现频率为ｌＨｚ和相位差为１。
步进的控制。
频率和相位显示是通过单片机实现对频率和相位的输出显示。
输出信号幅度控制主要由单片机对ＤＡ０８３２置数来控制ＴＬｃ７５２４的输出幅度。
系统软件流程图移相电路程序流程图如图５所示。
经过硬件制作和软件调试，本数字移相式信号发生器能实现频率１Ｈｚ和相位差１。
步进，并４０电子技术２００７４图５系统软件流程图可实现频率和相位差预置，且预置值能在ＬＥＤ上显示。
为了提高精度和可控度，运用了直接数字频率合成（ＤＤｓ）技术，把单片机和ＦＰＧＡ结合起来，实现了精度和可控度比较理想的数字移相式信号发生器，充分发挥了单片机软件编程方便灵活和ＦＰＧＡ快速的特点，输出的两路正弦波信号波形具有较高精度的相位差。
国 万方数据以FPGA为核心的数字移相式信号发生器作者：李栋， 李正卫作者单位：刊名：电子技术英文刊名：ELECTRONIC TECHNOLOGY年，卷(期)：2007(4)被引用次数：1次1.谭福耀.谢辉.李婕一种新型中高频移相方法的实现[期刊论文]-江汉大学学报(自然科学版) 2008(3)本文链接：/Periodical_dzjs200704009.aspx。
基于FPGA的数控移相正弦信号发生器设计
图一 数控移相正弦信号发生器系统结构框 图
数 可调性 、 高性价 比方 面都有 了显著的提高 。数控移相 正弦
信号 发生器等 功能更加完善 的波 形发生器不断 问世 ， 而且正 朝着产生 更高质量 的波形发展。 当前信号发生器总的趋势是 高频
能化方 向发展 。
转换单元用 Ｆ Ｇ Ｐ Ａ￣
再将 输出信号送入 ＤＡ Ｃ器 件， 最后 通过低通滤波器输 出所需模拟波形 波形产生过程 如图二 所 示：
量信空电领子、 器应生测术中抗仪 ，用器控系基子 广号航子域对 测 正于作、统本 泛发天技 、的 弦航为信电 电 通最
、
科研等各个领域 中。 如 今， 数控 正弦信号发 生器 因为其
一
Ｆ＾ Ｐ Ｇ ，
，
输 出幅值 稳定 、 输出频率 连续可调 等优点 ， 随着大规模 集 且 成电路 的发展， 各种数字 式正弦 波发生器 层出不穷 ， 出正 输 弦波频率范围越来越大 ， 失真度也越来越小 。近年来信号发 生器 的性 能指标得到 了快速提高 ， 在追求高精度 、 可靠性 、 参
ｗｔ ＨＤ ｎ ｅｓ ｌ ｐｒ ｈ ｒ ｉ ｕｔＷｈｃ ａ ｅｅａ ｏｓ ｖ ｓ ｉ ｒｃｎｅｔｄａｄａｊｓ ｄｆ ｑ ｅｃ ｎ ｈｓ ｉ Ｖ Ｌａ ｄｔ ｉ ｅ ｅｉ ｅ ｃ ｃｉ ｈ ｈ ｍｐ ｐ ｙ ｒ ． ｉ ｃｎｇ ｎｒｔ ｔ ｉ ｗａｅ ｔ ｐｅｏ ｃｒ ｎ ｄｕｔ ＇ ｕ ｎｙａｄｐ ａｅ ｈ ｅｗ ｎ ｗｈ ｅ ｅ ｉ ｅ
器即二进制计数器的低 ８位 Ｑ ０一 Ｑ ７作为地址去寻址双路 Ｒ ＯＭ。这祥 Ｒ Ｍ 对应地址的样值送 Ｄ ０ ３ Ｏ ＡＣ ８ ２进行 Ｄ／ Ａ转 换就可 以得到两 路正弦波形。 只要改变计数器 的输人脉冲频
基于FPGA的移相信号发生器的实现
基于FPGA的移相信号发生器的实现刘新云【摘要】利用直接数字合成技术设计了一种能够调频、调相、调幅的移相信号发生器.在MATLAB系统下建立硬件模型,然后设置参数就可以替代复杂的硬件描述语言编程.移相信号发生器经过Simulink的波形仿真、SignalTapⅡ的验证及FPGA板上得到的结果都是正确的.使用直接数字合成技术设计移相信号发生器,频率分辨率高、切换速度快,可以输出宽带移相信号.【期刊名称】《湖北理工学院学报》【年(卷),期】2011(027)001【总页数】4页(P1-3,14)【关键词】FPGA;SignalTapⅡ;移相信号发生器【作者】刘新云【作者单位】湖北三峡职业技术学院,湖北,宜昌,443000【正文语种】中文【中图分类】TN47移相信号发生器能产生幅度、频率相同，相位可调的2路信号，每路信号可以是正弦波或其他周期函数波形。
移相信号发生器常常应用于通信、信号检测、电子测量中。
DSP Builder是 Altera推出的数字信号处理开发工具，它将MATLAB和Simulink的算法开发、仿真和验证功能与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成。
可以使用 DSP Builder模块快速生成Simulink系统，缩短了DSP设计周期。
DDS－Direct Digital Synthesizer技术采用全数字的方式实现频率合成，它的特点是频率转换快、分辨率高、相位连续，很容易实现频率、相位和幅度的数控。
我们在DSP Builder环境下，利用DDS技术设计来设计移相信号发生器。
1 DDS工作原理DDS由相位累加器、波形存储器ROM、D/ A转换器和低通滤波器组成［1］，DDS工作原理如图1所示。
图1 DDS的工作原理在图1中，fc为时钟频率，K为频率控制字，P为相位控制字，频率控制字的宽度是N位，n为ROM地址线位数，m为ROM数据线宽度，f out为输出频率。
数字式移相信号发生器
第２ ８卷 第 ３期
２０ ０ ６年 Ｏ 月 ５
武
汉
化
工
学
院
学
报
Ｖｏ ＿ ８ ＮＯ ３ ｌ２ ．
Ｍ ａ ２００ ｙ ６
Ｊ Ｗ ｕ ａ Ｉ ｓ． Ｃ ｅ ． ｈ ｎ ｎｔ ｈ ｍ． Ｔｅ ｈ ｃ
文章编号 ：０ ４ ７ ６ ２ ０ ）３— ０ ５ ３ １０ —４ ３ （ ０ ６ ０ ０ ６ —０
数字 式移相信号发生 器
严运国 ， 蔚 ， 宁 林 杨 。
（． 市大 学信 息工程 学院 ， 北沙 市 ４４ ０ ； ． １沙 湖 ３ ００ ２ 武汉 工程 大 学电气 信 息 学院 ， ｊ 湖 匕武汉 ４０ ７ ） ３０ ４
摘 要： 介绍 了数 字式移相 信号发生 器， 它是人 机接 口模 板和移相信 号产生模板 的双 Ｃ Ｕ 系统 ， Ｐ 模板 之间采
个 时钟 周期 ， 储于 相位 递 增寄 存器 （Ｉ 中的 存 ＰＲ）
常数 都被 加 到 相位 累加 器 的 当前 结 果 上 ． 位 累 相 加器 的最 大有效 位 数 被 用来 确 定 波形 在 ＲＡ 中 Ｍ
１ 系 统硬 件 设 计
数 字 式移 相信 号 发 生 器是 人 机 接 口模 板 和相 的地址 ． 通过 改变 ＰＲ 的 常数 ， Ｉ 便改 变 了每个 周期 移 信号 产 生模板 的 双 Ｃ Ｕ 系 统 ， 板之 间采 用 串 Ｐ 模 中 的点数 ， 而这 些 点 数 正 是 用 来 改 变 整 个波 形 的 行 通 信 ， 量 、 示 功 能 齐 全． 号 产 生 模 板 采用 测 显 信 频率． ＰＲ值很小 ， 若 Ｉ 累加器便一步一步地经过每 高集 成混合 信 号 Ｓ ＯＣ单 片机 两 路 １ 快 速 Ｄ／ ２位 Ａ 个Ｒ ＡＭ 地址 ， ＰＲ 的值 较 大 时 ， 位 累加 器将 当 Ｉ 相 跳 过 某些 Ｒ Ｍ 的 地 址． Ａ 因此 ， 着 频 率 的 增 加 ， 随
EDA课程设计题目
1.数控分频器的设计2.8位16进制频率计设计3.数据采集电路和简易存储示波器设计利用FPGA直接控制0809对模拟信号进行采样，然后将转换好的8位二进制数据迅速存储到存储器中，在完成对模拟信号一个或数个周期的采样后，由外部电路系统(如单片机)将存储器中的采样数据读出处理。
4.8位移位相加硬件乘法器设计5.16阶数字滤波器的设计6.基于DSP Builder的FIR数字滤波器设计7.基于DSP Builder的IIR数字滤波器设计实验8. 基于FPGA的十字路口交通灯控制器9. 通用十进制加法器（动态扫描显示）设计一个双4 位的BCD码全加器，其框图如图1所示。
图中的“进位出”C即是本位的进位输出。
全加器的16个输入所对应的管脚同16位拨码开关相连，16个输入管脚是（被加数）A1(3..0)、（被加数）B1(3..0)和（被加数）A2(3..0)、（被加数）B2(3..0)。
相加的十进制结果经译码电路译为7段显示输出，和与进位的值。
要求显示器动态显示两位十进制相加的结果。
10、通用十进制减法器（动态扫描显示）设计一个双4 位的BCD码全减器，其框图如图2所示。
图中的“借位出”C即是本位的借位输出。
全减器的16个输入所对应的管脚同16位拨码开关相连，16个输入管脚是（被减数）A1(3..0)、（被减数）B1(3..0)和（减数）A2(3..0)、（减数）B2(3..0)。
相减的十进制差经译码电路译为7段显示输出，差与借位的值。
要求显示器动态显示两位十进制相减的结果。
11、六人抢答器抢答台数为6；具有抢答开始后20秒倒计时，20秒倒计时后六人抢答显示超时，并报警；能显示超前抢答台号并显示犯规报警；系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。
12、出租车计费器实现计费功能，计费标准为武汉起步3元，车行3公里后为1.4元/公里，当计费达到20元后，每公里加收50%的车费，车停止每3分钟增加0.7元。
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湖南人文科技学院课程设计报告课程名称：VHDL语言与EDA课程设计设计题目：数控移相信号发生器系别：通信与控制工程系专业：电子信息工程班级：2008级1班学生姓名:叶小华稂雄伟学号:08409106 08409141起止日期:2011年6月13日~ 2011 年6月27日指导教师:田汉平周桃云岳舟教研室主任：谢四莲摘要随着现代电子测量技术的发展,能够产生各种波形信号的数字式信号发生器的应用越来越广泛，本系统介绍了一种以DDS为基本单元的数字移相信号发生器的设计方法。
根据课题要求，我们需要设计一个数控移相信号发生器，能通过按键进行移相控制，每按一键增加或减小相位差1～2度，输出信号的频率为50KHZ。
输出波形峰-峰值大于2V。
根据本学期所学习的，我们利用QuartusⅡ和Matlab/Simulink之间的接口工具DSP Builder来完成整个设计要求。
首先在Matlab中DSP Build的Simulink中进行建模，系统仿真通过SignalCompiler将模型设计文件转换成相应的硬件描述语言（VHDL），在QuartusⅡ平台上进行综合生成网表文件，并适配下载至FPGA。
利用FPGA设计的DDS 对整个功能的实现更为灵活，大大减少了外围硬件电路的设计，增加了系统的稳定性和可靠性。
设计者只需要掌握有关该设计所使用的软件即可自行设计，大大的简化了设计的过程。
关键词：DDS，数控，信号发生器，移相，MATLAB目录设计要求 (1)1 设计方案论证 (1)1.1方案一 (1)1.2 方案二 (2)1.3方案选择 (2)2 系统总体方案设计及实现 (3)2.1数控移相信号发生器设计 (3)2.1.1 DDS (3)2.1.2 相位字输入的计算 (4)2.1.2 输出波形峰峰值的计算 (5)2.1.3 相位差的计算 (5)2.1.4 数控移相信号发生器电路模型图 (5)2.1.5 Simulink模型的仿真 (6)2.2 SignalCompiler的使用 (7)2.2.1 分析当前的模块 (7)2.2.2 设置SignalCompiler (7)2.2.3 把模型文件MDL 转换成VHDL (7)2.2.4 综合 (7)2.2.5 QuartusⅡ试配 (7)2.3 各模块的功能说明 (7)2.4嵌入式锁相环的设计 (9)2.5 引脚的锁定 (9)3 设计结果 (10)4 设计结论 (11)5 结束语及致谢 (12)6元器件及仪器设备明细表 (12)7 参考文献 (12)数控移相信号发生器设计要求能通过按键进行移相控制，每按一键增加或减小相位差1～2度，输出信号的频率为50KHZ。
输出波形峰-峰值大于2V。
1 设计方案论证1.1方案一图1方案一原理框图，该方案根据矩阵式键盘输入给FPGA送出频率控制字与相位控制字，用于设定输出正弦波的频率与相位。
高速D／A转换器用于正弦波的DA转换。
FPGA构成DDS的核心部分，用于接收送来的频率字与相位字，同时给DA转换器输出正弦波数据。
采用字符型液晶显示屏实时显示输出的频率与相位。
该方案需借助Quartus Ⅱ来完成。
图1 方案一原理框图1.2 方案二图2 方案二原理框图，该方案是基于DSP Builder与DDS并借助于MATLAB进行设计的。
首先在Matlab中DSP Build的Simulink中进行建模，系统仿真通过SignalCompiler将模型设计文件转换成相应的硬件描述语言（VHDL），在QuartusⅡ平台上进行综合生成网表文件，并适配下载至FPGA。
在这个方案中，有两路正弦信号，一路为参考信号，另一路是可数控的移动信号，并且这两路可同步进行幅度和频率数控，即对于这两路输出的正弦信号，在相位、频率和幅度3个参数上都能完成等步长数控步进，而且还能对指定的参数进行设定。
图2 方案二原理框图1.3方案选择方案一是基于QuartusⅡ，在设计的过程中，利用VHDL完成电路设计，必须借助于EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理，才能使此项设计在FPGA上完成硬件实现并得到硬件测试，在进行HDL文本输入设计流程中比较繁琐，而且容易出错。
而方案二是基于DSP Builder进行手动流程设计，在设计过程中，DSP Builder会自动完成VHDL的转换、综合、适配，而不像方案一那样要进行HDL 文本输入，这样的话就能避免文本输入过程中的绝大多数错误。
因而我们选择方案二。
2 系统总体方案设计及实现2.1数控移相信号发生器设计2.1.1 DDS图3 是DDS 基本结构原理图,它主要由相位累加器、相位调制器、正弦ROM 查找表、D /A 转换器等组成。
系统时钟clk 由一个稳定的晶体振荡器产生,用来同步整个合成器的各组成部分。
同步寄存器的使用是为了当输入的频率字改变时不会干扰相位累加器的正常工作。
相位累加器是整个DDS 的核心,它由N 位加法器和N 位相位寄存器级联构成,类似一个简单的加法器,完成上面推导中的相位累加功能。
每来一个时钟脉冲,加法器就将输入的N 位频率字与相位寄存器输出的累加相位数据相加,然后将相加后的结果送至相位累加器的输入端,相位寄存器就将在上一个时钟作用后产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟的作用下继续将相位数据与输入的频率字相加。
当相位累加器累加满量(2π) 时,就会产生一次溢出,完成一个周期性的动作,这个周期就是合成信号的一个周期,累加器的溢出频率就是DDS 的合成信号频率。
相位调制器接收相位累加器的相位输出,并与一个相位偏移值相加,主要用于信号的相位调制, 如PSK(相移键控)等。
在不使用时可去掉该部分,或加一个固定的相位字输入。
注意相位字输入也要用同步寄存器保持同步,但相位字输入的宽度M 与频率字输入N 往往是不相等的,一般M < N 。
正弦ROM 查找表的作用是完成查表转换,或理解为相位到幅度的转换。
将相位累加器或相位调制器输出的相位数据作为取样地址,来寻找正弦ROM 表进行相位到幅度的变换,输出不同的幅度编码。
经D /A 转换器得到相应的阶梯波,最后经过低通滤波器对阶梯波进行平滑处理,得到由输入的频率字决定的连续变化的输出正弦波。
下面的即为基本DDS 结构的常用参数计算公式：输出频率：clk Noutf B f ⋅=∆2θ频率字：clkoutNf f B ⋅=∆2θ其中θ∆B 是频率控制字，clk f 为系统基准时钟的频率值，N为相位累加器的数据位宽，也是频率控制字的数据位宽。
频率控制字的可调整性使得系统输出频率非常容易调整。
输出正弦波频率f=fclk*frequword/2^20,系统时钟,频率控制字DDS 系统时钟12MHz,异步于CPU 时钟20bit 频率控制字,8bit 相位控制字,8bit 数据输出每波形抽样256个点。
2.1.2 相位字输入的计算由DDS 的频率输入字公式:clkoutNf f B ⋅=∆2θ计算，式中N 为相位累加器的数据位宽，也是频率输入字的数据位宽，f clk 是系统基准时钟的频率值。
本设计中N=20，f clk =12MHZ ，f out =50KHZ 根据计算得出频率输入字为4369。
图3 DDS 基本结构原理图2.1.2 输出波形峰峰值的计算本设计中正弦查找模块输入地址为8位，输出位宽为10位，且输入地址总线为无符号整数，可设置起始值为0、结束值为2π、步进值为2π/26。
为了得到完整满度的波形输出，计算式可写成：511*sin[0:2*pi/2^8]:2*pi]+5122.1.3 相位差的计算因为本设计中是，8bit相位控制字,8bit数据输出每波形抽样2^8=256个点，所以每按一键增加或减小相位差为3600/256=1.400即符合设计要求。
2.1.4 数控移相信号发生器电路模型图基于DDS的数字移相信号发生器是整个系统的设计核心部分，其电路模型图如图4所示。
图4 基于DDS的数控移相信号发生器MDL模型2.1.5各模块的功能说明（1）如图5所示，该部分实现相位累加器的功能。
（2）如图6所示，该部分是频率字输入，不同的频率字输入会使得信号输出波形的频率不同。
（3）如图7所示，该部分是输入地址为6位，输出值位宽为8的正弦查找表模块，且输入地址总线为无符号整数。
2.1.6 Simulink模型的仿真在Sinout模型编辑窗口中，选择Slimulation→Start命令，开始仿真，等待仿真结束后，双击Scope模块，打开Scope观察窗口。
图5 相位累加器图6 频率字输入图7 LUT模块2.2 SignalCompiler的使用2.2.1 分析当前的模块双击Sinout模型中的SignalCompiler模块，之后单击Analyze按钮后，SignalCompiler就会对Sinout模型进行分析，检查模型有无错误，并在MATLAB主窗口中弹出对话框，并给出相关信息。
2.2.2 设置SignalCompilerSignalCompiler窗口中大致分为3个功能部分：项目设置选项硬件编译流程信息框2.2.3 把模型文件MDL 转换成VHDL当设置好Device和Synthesis后，右侧的硬件编译部分就会列出一个操作：(1)Convert MDL to VHDL(2) Synthesis(3) Quartu sⅡ2.2.4 综合单击步骤（2）的图标，完成综合过程。
2.2.5 Quartu sⅡ试配单击步骤（3）的图标，调用Quartu sⅡ完成编译试配过程，生成编译文件。
编译文件可以直接用于FPGA的编译配置。
2.3 各模块的功能说明（1）如图5所示，该部分实现相位累加器的功能。
图5 相位累加器（2）如图6所示，该部分是频率字输入，不同的频率字输入会使得信号输出波形的频率不同。
图6 频率字输入（3）如图7所示，该部分是输入地址为6位，输出值位宽为8的正弦查找表模块，且输入地址总线为无符号整数。
图7 LUT模块2.4嵌入式锁相环的设计当输出波形频率较高时，由于采样一个完整周期的波形数据点数减少，势必引起波形失真，要消除波形失真，一是可以增加采样波形数据的点数，二是提高系统的主工作时钟频率。
若不增加外配ROM的情况下，可以使用后一种方法。
本系统设计时在充分利用FPGA的存储空间的情况下，为了提高波形的输出频率(在不失真的条件下)，还使用了Cyclone器件中的嵌入式锁相环，提高系统的主工作时钟频率，在实际工作时的主时钟频率达12 MHz。
其在QuartusⅡ下的仿真图如图5所示。
2.5 引脚的锁定设计中各引脚的锁定如图6所示。
本设计选择工作模式1，通过键盘控制波形输出的频率和相位，从而达到数控移相的目的。