ISE学习教程解析
ISE教程
光盘放进DVD光驱，等待其自动运行（如果没有自动运行，直接执行光盘目录下的Setup.exe文件程序即可），会弹出图4-1所示的欢迎界面，点击“Next”进入下一页。
图4-1 ISE安装过程的欢迎界面2．接着进入注册码获取、输入对话框，如图4-2所示。
注册码可以通过网站、邮件和传真方式申请注册码。
如果已有注册码，输入后单击“Next”按键后继续。
图4-2 ISE9.1安装程序的注册码输入界面购买了正版软件后，最常用的方法就是通过网站注册获取安装所需的注册码。
首先在Xilinx的官方主页上建立自己的帐号，然后点击图4-1中的“Website”按键，登陆帐号，输入CD盒上的产品序列号（序号的格式为：3个字符+9个数字），会自动生成16位的注册码，直接记录下来即可，同时Xilinx网站会将注册码的详细信息发送到帐号所对应的邮箱中。
3．下一个对话框是Xilinx软件的授权声明对话框，选中“I accept the terms of this software license”，单击“Next”后进入安装路径选择界面，如图4-3所示。
单击“Browse”按键后选择自定义安装路径，单击“Next”按键继续图4-3 ISE软件安装路径选择对话框4．接下来的几个对话框分别是选择安装组件选择，如图4-4所示，用户需要选择自己使用的芯片所对应的模块，这样才能在开发中使用这些模块。
在计算机硬盘资源不紧张的情况下，通常选择“Select All”。
图4-4 ISE安装组件选择界面评论[支持者: 0 人，反对者: 0 人，中立者: 0 人] 查看评论信息2008-11-26 20:53:00第3楼小大个性首页| QQ5．随后进入设置环境变量页面，保持默认即可。
如果环境变量设置错误，则安装后不能正常启动ISE。
选择默认选项，安装完成后的环境变量，其值为安装路径。
最后进入安装确认对话框，单击Install按钮，即可按照用户的设置自动安装ISE，如图4-5所示图4-5 ISE安装进程示意图6．安装完成后，会在桌面以及程序菜单中添加Project Navigator的快捷方式。
ISE10.1使用教程简介
ISE 10.1Steps1 new project (1)2 new source (3)3 run behavior simulation (5)4 ChipScope (7)5 Constraints (12)6 synthesize your design (13)7 implement your design (13)8 Generate Programming File (13)9Analyze Design Using Chipscope (13)1 new project1. 双击桌面Xilinx ISE10.1 快捷方式打开ISE 工程管理器（Project Navigator）。
2. 打开 Project Navigator 后，选择File → New Project ，弹出新建工程对话框，填写工程名字，工程存放发热位置。
注意，不要填写含有中文的名字，以免发生错误。
3.点击 Next 按钮，弹出器件特性对话框。
Device Family选择“Virtex2P”，Device选“XC2VP30 ，Package选择ff896，Speed选 -7”，其他选择如下图所示。
其中这些选择由按FPGA开发板的型号来决定的。
然后点击NEXT，继续单击Next 按钮，然后单击Finish按钮完成对工程的建立和基本设置。
2 new source1在工程的Source for下在的空白处单击右键选择New Source菜单2然后在弹出的对话框中选择Verilog Module，并且在右边的File name中输入你的模块名称，然后单击Next按钮。
2.这是一个设置输入输出端口的对话框，可以设置，也可以不设置。
一般选择不设置，直接点击NEXT，最后单击Finish按钮完成成对Verilog Module模块资源的添加。
3.双击Source for下面的.v文件（本实验双击counter.v）进入源代码编辑框中，并在里面编写Verilog源程序，然后点击保存按钮。
ISE设计工具简介和快速入门
第四章 ISE 6.x 设计工具简介和使用§4．1概述本章将详细介绍Xilinx 公司新的高性能设计开发工具ISE(Integrated Software Environment)，并以第六版本进行讲解和演示。
Xilinx 根据不同的用户，分别提供四种不同功能的设计开发工具：ISE WebPACK，ISE Foundation，ISE BaseX和ISE Alliance。
（1） ISE WebPACK版：该软件为全免费版，可通过Xilinx网站直接下载。
支持包括XC95*/XC95*XL/XC95*XV、CoolRunner XPLA3、CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex-E部分FPGA(V50E-V300E)器件；Virtex-II部分FPGA(2V40-2V250)器件；Virtex-II Pro部分FPGA(2VP2)器件。
集成了XST(Xilinx Synthesis Technology)综合工具。
但不支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。
（2） ISE Foundation版：该软件为完全版。
提供了设计开发工具的所有功能.支持Xilinx的全系列逻辑器件产品。
并集成了XST(Xilinx Synthesis Technology)综合工具。
支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。
（3） ISE BaseX版：该软件为部分受限版。
即支持XC95*/XC95*XL/XC95*XV全系列CPLD； CoolRunner XPLA3全系列CPLD；CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex/Virtex-E部分FPGA(V50/V50E—V600/V600E)器件；Virtex-II部分FPGA(2V40--2V250)器件；Virtex-II Pro部分FPGA(2VP2、2VP4、2VP7)器件。
ISE学习教程
1、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。
1）系统配置要求ISE 5.2i推荐的系统配置与设计时选用的芯片有关。
因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。
为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。
在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。
2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。
（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。
图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。
之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。
图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。
图4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。
安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。
图4.28 环境变量设置操作图3）安装第三方软件在PC上安装完ISE之后，还需要安装第三方仿真软件，如ModelSim等。
ISE10.1使用教程简介
ISE 10.1Steps1 new project (1)2 new source (3)3 run behavior simulation (5)4 ChipScope (7)5 Constraints (12)6 synthesize your design (13)7 implement your design (13)8 Generate Programming File (13)9Analyze Design Using Chipscope (13)1 new project1. 双击桌面Xilinx ISE10.1 快捷方式打开ISE 工程管理器（Project Navigator）。
2. 打开 Project Navigator 后，选择File → New Project ，弹出新建工程对话框，填写工程名字，工程存放发热位置。
注意，不要填写含有中文的名字，以免发生错误。
3.点击 Next 按钮，弹出器件特性对话框。
Device Family选择“Virtex2P”，Device选“XC2VP30 ，Package选择ff896，Speed选 -7”，其他选择如下图所示。
其中这些选择由按FPGA开发板的型号来决定的。
然后点击NEXT，继续单击Next 按钮，然后单击Finish按钮完成对工程的建立和基本设置。
2 new source1在工程的Source for下在的空白处单击右键选择New Source菜单2然后在弹出的对话框中选择Verilog Module，并且在右边的File name中输入你的模块名称，然后单击Next按钮。
2.这是一个设置输入输出端口的对话框，可以设置，也可以不设置。
一般选择不设置，直接点击NEXT，最后单击Finish按钮完成成对Verilog Module模块资源的添加。
3.双击Source for下面的.v文件（本实验双击counter.v）进入源代码编辑框中，并在里面编写Verilog源程序，然后点击保存按钮。
ISE软件使用说明(两篇)
引言：概述：ISE软件是由Xilinx公司开发的一款集成电路设计工具，使用该软件可以进行数字电路设计、仿真、验证以及实现等多个阶段的工作。
在设计阶段，ISE软件提供了丰富的组件库和设计工具，方便用户进行电路原理图的绘制和逻辑设计。
在验证阶段，ISE软件可以进行功能仿真和时序仿真，以确保设计的正确性和稳定性。
在实现阶段，ISE软件提供了先进的布局与布线工具，能够将设计转化为实际的电路板。
正文内容：1.安装与启动1.1ISE软件安装包1.2安装ISE软件1.3启动ISE软件2.项目管理2.1创建新项目2.2导入已有项目2.3添加设计文件2.4设定项目属性2.5保存和备份项目3.设计流程3.1电路原理图设计3.1.1组件选择3.1.2连接元件3.1.3设置元件属性3.2逻辑设计3.2.1设计约束3.2.2逻辑优化3.2.3时序约束3.3约束文件编辑3.3.1约束规则3.3.2约束语法3.3.3约束检查3.4时序仿真3.4.1创建仿真波形3.4.2设定初始状态3.4.3运行仿真3.5功能仿真3.5.1设置输入信号3.5.2运行仿真3.5.3分析仿真结果4.仿真与验证4.1时序分析4.1.1设定时钟4.1.2时序路径分析4.1.3时序优化4.2时序约束验证4.2.1满足约束4.2.2修复时序错误4.3灵敏度分析4.3.1设定输入敏感性4.3.2分析敏感性4.4逻辑分析4.4.1切换敏感性4.4.2分析逻辑状态5.布局与布线5.1物理约束5.1.1面积约束5.1.2信号完整性约束5.1.3电源与接地约束5.2布局5.2.1网表导入5.2.2管理物理资源5.2.3进行布局布线5.3时序优化5.3.1满足时序约束5.3.2缩短信号传输路径5.3.3优化时钟分配5.4布线5.4.1管理布线资源5.4.2进行布线5.4.3路由与优化5.5设计规约检查5.5.1检查布局布线规约5.5.2修复设计规约错误总结：引言概述：ISE软件是一款功能强大的集成开发环境工具，广泛应用于数字电路设计和实现。
ISE教程
第十一章VHDL的FPGA实现能够完成逻辑综合的EDA工具很多。
在此，我们基于实验室使用比较广泛的ISE 软件介绍综合流程，参见图11.1，基于ISE的FPGA设计一般分为九步：·电路功能设计·VHDL的RTL源程序输入·功能仿真（功能不正确，则修改设计）·综合（产生网表）·综合后仿真（综合后电路的门级仿真不通过，则需修改源程序）·实现与布局布线·时序仿真与验证（整体的时序分析（后仿）通不过，则需要重新布线）·板级仿真与验证（主要应用于高速电路设计）·芯片编程与调试（产生FPGA目标文件，下载烧写FPGA）图11.1 FPGA设计流程在仿真模型中完全可以用VHDL来描述一项设计的时序特性，但在综合中，这些时序行为（如惯性或传输延迟）的描述都会被VHDL综合器忽略，而此设计的实际时序行为仅依赖于目标器件的物理结构和映射方式。
因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延迟特性才能正常工作的VHDL模型，将不可能得到期望的综合结果和时序仿真效果。
仿真模型可以描述一些无限制的条件（如无穷循环或无范围限制的整型数），硬件却不能提供这些条件。
在某些情况下，如无穷循环或循环次数不确定的情况下，综合工具会产生错误并退出。
在其他的情况下，如无范围的整数，VHDL综合器会假设一个默认的表示方式，如以32bit二进制数表示无范围的整数。
尽管这是可综合的，但却无法生成所期望的电路。
11.2 VHDL的FPGA逻辑综合以下将以第七章例7.15交通信号灯监测电路的程序为例来说明如何对VHDL程序进行综合。
具体步骤如下：1.启动ISE如图11.2所示，在windows操作系统的开始菜单中启动Xilinx ISE Design Suite 10.1中的ISE主窗口，之后如图11.3。
图11.2 启动ISE 10.1图11.3 ISE 10.1 主窗口2.创建一个新的项目ISE 10.1主窗口打开后，选择创建一个新的项目，一般分为以下七步：(1) 单击【File】 【New Project …】命令，如图11.4.1，出现图11.4.2所示的【Create New Project】对话框。
ISE使用指南中
ISE使用指南中ISE（Integrated Software Environment）是一种软件开发工具，帮助开发人员编写和调试程序。
它提供了许多功能，使开发过程更加高效和容易。
本文将介绍ISE的基本使用指南，帮助初学者了解如何使用这个强大的工具。
安装ISE开始一个新项目在安装完成后，您可以打开ISE并开始一个新项目。
在“文件”菜单中选择“新建项目”，然后按照向导的指示操作。
在新项目设置过程中，您需要输入项目名称、目标设备、工作目录等信息。
确保所有信息都输入正确，然后点击“完成”按钮。
编写代码进行综合完成代码编写后，您需要进行综合。
综合是将高级代码转换为门级网表或其他低级描述的过程。
在ISE中，您可以通过选择“综合”选项来进行综合。
确保设置正确，然后点击“运行综合”按钮。
实现与映像调试一旦设计映像到目标设备，您可以进行调试。
在ISE中，您可以使用仿真器来模拟设计行为，并找出错误。
您还可以使用调试工具来分析信号波形、查看寄存器状态等。
确保所有功能都按照预期工作。
优化性能最后，您可以优化设计的性能。
在ISE中，您可以使用不同的优化技术来减少延迟、面积等。
通过调整参数和设置，您可以使设计更加高效和稳定。
确保优化后的设计满足性能要求。
总结在本文中，我们介绍了ISE的基本使用指南。
通过正确安装软件、开始一个新项目、编写代码、进行综合实现、调试和优化性能，您可以利用ISE开发高质量的程序。
希望这些信息对您有所帮助，祝您在使用ISE中取得成功！。
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1、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。
1）系统配置要求ISE 5.2i推荐的系统配置与设计时选用的芯片有关。
因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。
为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。
在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。
2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。
（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。
图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。
之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。
图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。
图4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。
安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。
图4.28 环境变量设置操作图3）安装第三方软件在PC上安装完ISE之后，还需要安装第三方仿真软件，如ModelSim等。
2 ISE工程设计流程下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。
图4.29 说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。
图4.29 ISE的工程设计流程1）图形或文本输入(Design Entry)图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。
常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。
原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。
这种方法的优点是直观、便于理解、元件库资源丰富。
但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。
更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。
故在ISE软件中一般不利用此种方法。
为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。
它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。
波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE软件就能自动地根据响应关系进行设计；而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。
其中ISE工具包中的StateCAD就能完成状态机输入的功能。
但是需要指出的是，后两种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。
2）综合（Synthesis）综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。
一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。
在Xilinx ISE中，综合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express，Exemplar Logic公司的 LeonardoSpectrum和Xilinx ISE 中的XST等，它们是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。
3）实现(Implementation)实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。
Xilinx ISE的实现过程分为：翻译（Translate）、映射（Map）、布局布线（Place & Route）等3个步骤。
ISE集成的实现工具主要有约束编辑器（Constraints Editor）、引脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、FPGA底层编辑器（FGPA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。
4）验证（Verification）验证(Verification)包含综合后仿真和功能仿真（Simulation）等。
功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。
综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器件的特性进行，能精确给出输入与输出之间的信号延时数据。
ISE可结合第三方软件进行仿真，常用的工具如Model Tech公司的仿真工具ModelSim和测试激励生成器HDL Bencher ，Synopsys公司的VCS等。
通过仿真能及时发现设计中的错误，加快设计中的错误，加快设计进度，提高设计的可靠性。
每个仿真步骤如果出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。
5）下载（Download）下载（Download）即编程（Program）设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上，进行在线调试或者说将生成的配置文件写入芯片中进行测试。
在ISE中对应的工具是iMPACT。
3 VHDL设计操作指南首先进入ISE工程管理器（Project Navigator）界面，如图4.30所示。
Project Navigator是ISE所用集成工具的连接纽带，通过使用Project Navigator，设计者可以创建、组织和管理自己的设计。
图4.30 ISE工程管理器界面ISE提供了许多示例工程，这些工程都存放在ISE文件当中，可以通过File->Open Example来打开。
ISE为我们提供了一个很有特色的工具，那就是语言辅助模板（Language Templates）。
点击Edit->Language Templates，可以调用语言辅助模板，其界面如图4.31所示。
图4.31 ISE语言辅助模板示意图在语言模板中存放了很多HDL语言的通用语法结构和使用范例，特别是许多根据Xilinx器件IP核与硬件原语编写的实例化程序。
使用语言模板，可以方便地把这些语法结构和范例插入到设计者自己的代码文件中，大大方便了程序的编写，提高了工作效率。
语言模板按照ABEL、COREGEN、UCF、 Verilog和VHDL的顺序存放在模板视窗中。
其中COREGEN的UCF是ISE 5.x新增辅助模板。
COREGEN模板由两个目录组成，分别存放当前工程中生成的IP核的Verilog和VHDL实例化文件，基内容与IP核生成器生成IP核时自动生成的实例化文件（.veo，.vho）相同。
UCF模板也分成两个目录，依次存放CPLD和FPGA的用户约束文件（.ucf）的约束范例。
这个模板使手工编辑UCF文件更加容易。
ABEL、Verilog和VHDL三大语言模板大致可以分为下列4个项目: （1）器件例化（Component Instantiation）：该模板仅存在于Verilog和VHDL 中，给出了块RAM（Block RAM）、数字时钟延迟锁相环（Clock DLL）、数字时钟管理单元（DCM）、分布式RAM/ROM（Distributed RAM/ROM）、全局时钟缓冲（Global Clock Buffer）、查找表（LUT）、基于查找表的移位寄存组（SRLUT）、I/O器件、乘法器和选择器（MUX）等器件模块的实例化范例。
（2）语法模板（Language Templates）：该模板给出了基本语法规则和应用范例。
（3）综合模板（Synthesis Templates）：该模板给出了可综合实现的一些基本单元模块的范例，如乘法器、计数器和触发器等。
（4）用户模板（User Templates）：该模板存放用户自己创建的特定结构，是语言模板的功能扩展。
4 ISE综合使用实例在NBA篮球比赛中有一个24秒进攻规则，即从获取球权到投篮击中篮板、篮框、命中或投篮被侵犯，其有效时间合计不能超过24秒，否则被判违例，将失去球权。
在此过程中，设置24秒、启动倒计时、暂停倒计时或者中途终止24秒（即球权归对方）均由裁判控制。
本实例就是设计一个用于篮球比赛的24秒倒计时器，并且为了模拟现场比赛情况，系统中设置了24秒预设键K1、倒计时启动键K2和倒计时暂停键K3，并将计时精度设置为0.1秒。
各按键具体功能如下：K1键按下，LED灯显示24秒；K2键按下，倒计时；K3键按下，计时停止。
1）新建一个工程（Project）选择File / New Project命令，在图4.32所示对话框中输入工程名和工程目录，并设置器件参数。
本设计使用的器件为Spartan2，xc2s100，tq144，-5。
使用VHDL硬件描述语言编程。