ISE12.4教程
0 前言
一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。
图1 FPGA设计流程
目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。
ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro和以下工具：
图2 ISE软件包中部分工具
做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。
1 创建工程
（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design
Tools中打开ISE Project Navigator。
（2）单击File→New Project...出现下图所示对话框。
图3 新建工程对话框
在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。
（3）单击Next >进入下一步，弹出下图所示对话框。
图4 工程参数设置对话框
这里主要设置FPGA器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默认即可。
器件大类（Product Category）中有ALL、民用级General Purpose、工业级Automotive、军用级Military/Hi-Reliability、航空防辐射级Radiation Tolerant五个选项，这里选择默认的ALL。
芯片型号选择笔者最近用到的spartan6 XC6SLX45T，封装FGG484，速度等级-2（数值越大，速度越快）。
综合工具选择ISE自带的XST，仿真工具也选择ISE自带的ISim。这里综合工具和仿真工具都可以选择第三方的工具，如常用的SynplifyPro和Modelsim。
（4）单击Next >按钮，然后单击Finish完成新工程的创建。
图5 新建工程概要
该窗口会显示新建工程的概要，核对无误后点击Finish完成工程创建。
3 功能仿真
（1）加入仿真激励源，也就是testbench，这里选择用verilog HDL编写。在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择Verilog Test Fixture。
图9
源代码仿真关联选择界面
在该界面选择关联上test1源代码，这样关联之后生成出来的测试文件中会自动加入对源文件的例化代码，然后单击Next >，在弹出的报告界面确认信息无误后点击Finish。
在自动弹出的代码编辑界面输入以下测试激励代码，保存。
（2）行为级仿真。在主窗口左侧的Design窗口中选择Simulation→下拉栏中选行为级Behavioral→选中仿真激励文件→在Processes窗口就会出现ISim仿真软件了，第一个功能是行为级语法检查，在编写完testbench之后可以用于排查语法错误。双击第二个选项Simulate Behavior Model即可启动行为级仿真了。
图10 启动行为级仿真
（3）使用Sim仿真设计时序。
图11 ISim仿真界面
界面打开之后默认只跑1us，由于计数器计数较长，需要多运行一会才能看到led信号的跳变。点击操作栏上的 按钮让它多运行一会就可以了，暂停时点击 按钮。另外可将Objects窗口中的信号通过右键选择加入到仿真窗口中以方便观测。
4 综合 （1）将Design窗口中的View项切换为Implementation，然后选中顶层文件，在下面的Processes窗口中就会出现综合实现的工具选项。这里双击Synthesize – XST就开始运行综合了。
图12 综合
综合过程中出现的各种警告或是错误报告会出现在Console窗口中，综合完成后状态显示为 ，双击Errors and Warnings中的 就可以打开综合报告。
双击View RTL Schematic，打开设计综合后的RTL级视图。双击后会弹出下图所示的对话框，第一个是打开一个窗口文件管理向导，第二个是直接进入顶层设计的浏览。默认为第二个，点击OK。
图13 设置RTL查看设置
下图就是打开后能看到的顶层模块视图。可以看到最外层的输入和输出接口，一般复杂一点的设计就可以同过顶层视图来确定个模块之间的端口是否正确连接。
图14 顶层模块
双击顶层模块就可进入与之相应的模块内部RTL视图，在RTL级视图里，可以清楚地看到每一条语句是被综合工具综合成了什么逻辑器件。核对一下是否是自己预想的逻辑电路。
图15 RTL级视图
综合工具中还有一个View Technology Schematic选项，工艺级视图，比RTL级电路更详细，更接近综合后在芯片中要形成的实际电路和资源使用情况。可以看到各个逻辑部件内部的寄存器和门电路。
图16 工艺级视图
5 时序仿真
在主窗口左侧的Design窗口中选择Simulation→下拉栏中选Post-Translate→选中仿真激励文件→在Processes窗口就会出现ISim仿真软件了，双击Simulate Post-Translate
Model即可启动时序仿真。
图17 时序仿真
时序仿真由于加入了门级延迟，所以比行为级仿真的运算量大，仿真起来速度也会慢很多。点击Run之后多等几分钟。
图18 时序仿真结果
ISim还能做映射（Post-Map）和布局布线（Post-Route）之后的仿真，时序能更贴近真实情况。一般在高速和时序非常复杂的设计中才会用到，使用方法与上面类似，这里不再赘述。
6 实现
（1）添加管脚约束。
在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择 ，输入文件名，点击下一步。在弹出的窗口确认信息无误后点击Finish。
软件会自动打开约束文件编辑窗口，输入以下代码，点击保存。
约束文件也可以通过选择操作窗口中的User Constraints→I/O Pin Planning启动PlanAhead来通过图形界面添加生成。
（2）运行实现。实现的步骤包括翻译，映射，布局布线三个步骤。
在Design窗口中选中顶层文件后双击操作窗口中的Implement Design，软件就会自动运行实现的三个步骤。
图19 运行实现工具
完成后状态显示为 ，各项操作过程中出现的错误和警告信息可以在Errors and
Warnings窗口中选择查看。
7 下载调试 双击操作窗口中的Configure Target Device启动下载程序。这个过程中会自动生成编程文件（Xilinx的FPGA配置文件为.bit后缀），并启动iMPACT软件。
在软件运行的过程中你可以连接好下JTAG载线，将板子通上电。
图20 选择配置目标器件
运行完成之后会自动弹出iMPACT软件界面，在该界面中双击Boundary Scan，然后单击工具栏上的 图标，软件就会自动扫描JTAG链路上的目标器件。
图21 iMPACT界面
软件会自动打开配置文件选择窗口，将路径引导到工程目录，选择我们刚才生成的bit文件。软件还会询问是否需要添加外挂的PROM芯片，这里选否。然后点击OK。如果硬件连接正确且工作正常，就能看到下图所示的界面。选中芯片后在点击右键，选择Program。
图22 下载界面
如果提示Programmed successfully就表明下载成功了，接下来你就能看到板子上的LED开始闪烁了。
8 总结
本篇通过一个简单的实例讲解了整个设计的流程，对初学者入门有一定的帮助，但这些操作只是涉及到了ISE强大功能中很小的一部分，更深入的功能有待于大家继续摸索。
ISE10.1软件操作步骤
实用文档
文案大全 1新建工程
1双击ISE图标，打开ISE ,进入主界面
2新建一个工程
会看到如下对话框 实用文档
文案大全
建立一个工程名，注意文件的存储路径必须是英文，不能含有汉字，选择next，进入下一个对话框
选择相应的FPGA的型号，选择next，一直选择next，直到finish，然后将会看到如下界面 实用文档
文案大全
3在工程suorce for的下面的空白处单击，添加新的文件。如下图所示。
选择 new source 之后将会看到如下对话框 实用文档
文案大全
给文件添加工程名，选择 Verilog Module ,注意file name的工程名要加后缀.v,选择next，一直到finish。然后将会看到如下界面
2添加程序
1选择合适的程序输入进去，注意保存。 实用文档
文案大全
2再在source for的空白处单击，新建一个new source
选择后，将会看到如下对话框 实用文档
文案大全
选择 test bench waveform ，file name 的文件名加下划线，作为与其他文件的区分。然后一直next，直到看到如下对话框。
在Initial Length of Test Bench中可以选择所要仿真的时间长度。点击finish后就会看到如下界面。 实用文档
文案大全
有蓝色部分的是可以选择的，你能选择你所需要仿真的数据。
3仿真程序
1选定后，点击Source框下的的Source for，如下图所示。
选择Source for选项下地 Behavooral Simulation。
Processes框下的Processes
然后再在Source框下选择lizi.v。打开Xilinx ISE Similtor下的子文件，双击Similate Behavioral Model，进行仿真。 实用文档
文案大全
在最下面的栏目中将会显示程序运行得进度，以及是否会出现错误。
ISE设计工具简介和快速入门
Hunter hunter.sun@
第四章 ISE 6.x 设计工具简介和使用
§4．1概述 本章将详细介绍Xilinx 公司新的高性能设计开发工具ISE(Integrated Software Environment)，并以第六版本进行讲解和演示。Xilinx 根据不同的用户，分别提供四种不同功能的设计开发工具：ISE WebPACK，ISE Foundation，ISE BaseX和ISE Alliance。 （1） ISE WebPACK版： 该软件为全免费版，可通过Xilinx网站直接下载。支持包括XC95*/XC95*XL/XC95*XV、 CoolRunner XPLA3、CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex-E部分FPGA(V50E-V300E)器件；Virtex-II部分FPGA(2V40-2V250)器件；Virtex-II Pro部分FPGA(2VP2)器件。集成了XST(Xilinx Synthesis Technology)综合工具。但不支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。 （2） ISE Foundation版： 该软件为完全版。提供了设计开发工具的所有功能.支持Xilinx的全系列逻辑器件产品。并集成了XST(Xilinx Synthesis Technology)综合工具。支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。 （3） ISE BaseX版： 该软件为部分受限版。即支持XC95*/XC95*XL/XC95*XV全系列CPLD； CoolRunner XPLA3全系列CPLD；CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex/Virtex-E部分FPGA(V50/V50E—V600/V600E)器件；Virtex-II部分FPGA(2V40--2V250)器件；Virtex-II Pro部分FPGA(2VP2、2VP4、2VP7)器件。其他功能与ISE Foundation相同。 （4） ISE Alliance版： 支持Xilinx的全系列逻辑器件产品。但不包含XST(Xilinx Synthesis Technology)综合工具。
ise14.4安装教程csdn
ise14.4安装教程csdn
1. 首先，确保你已经下载了ISE 14.4的安装文件。你可以在Xilinx官网上注册并获得一个账号，然后从该网站上下载ISE
14.4的安装文件。
2. 打开安装文件，运行安装程序。程序会提示你选择安装类型，选择"ISE Design Suite System Edition"以及你希望安装的组件。
3. 在接下来的安装过程中，你需要同意软件的许可协议并选择安装路径。你可以选择默认路径或者自定义路径。
4. 安装程序会开始解压和安装文件。这个过程可能需要一些时间，所以请耐心等待。
5. 安装完成后，你可以在系统中找到ISE的安装目录。默认情况下，它会安装在"C:\Xilinx\14.4"下。
6. 打开ISE安装目录，找到"settings64.bat"文件并运行它。这样可以设置环境变量，使得你可以在命令行中使用ISE工具。
7. 接下来，你需要激活ISE许可证。启动ISE Design Suite，并选择"Manage License"。点击"Obtain a License"，然后选择"Manage License"。
8. 在弹出的窗口中，点击"Get Free ISE WebPACK License"。在弹出的网页中，点击"Generate Node-Locked License"。
9. 填写你的个人信息，并选择"Download License"。一个许可证文件将被下载到你的计算机上。
10. 回到ISE安装界面，点击"Load License"，并选择刚才下载的许可证文件。
11. 至此，ISE 14.4已经成功安装并激活。你可以打开ISE来开始使用它。
ModelSim_SE_6.5下载及安装步骤_配置_详解
ModelSim SE 6.5下载及安装步骤
首先感谢网络上分享安装步骤的热心网友们，ModelSim的安装比较烦琐，经过再三研究发现各个版本安装情况并不一样，本人是ISE12.4版本下与ModelSim SE 6.5仿真库连接的。其他版本请各位以此类推。
1 、ModelSim SE 6.5下载
在ModelSim网站下载ModelSim SE 6.5源文件，进入后，进入DOWNLOADS，再进入Download Archives，在MODELSIM SE中选择版本，这里选择SE 6.5，进入请求下载的注册界面，简单注册一下，进入ftp，点击倒数第二个exe文件，下载源文件。
2、 安装ModelSim SE 6.5
双击源文件ModelSim-win32-6.5-se.exe，安装ModelSim。
依次出现下面以下界面，
点击【Next>>】，
点击【Agree】
点击【Browse】，选择安装路径，此处安装在E:\Eapp\EDA\ModelSim下，
点击【Next>>】，
正在安装，
单击【Yes】，建立桌面快捷方式，
单击【Yes】，
单击【Yes】，
单击【Yes】，重启计算机。
3 、ModelSim SE 6.5破解
3.1 生成LECENSE.dat文件
到网上下载一个ModelSim SE 6.5的破解文件，我下载的是ModelSim6.5_KeyGen文件夹，里面有个MentorKG.exe文件，双击它产生LECENSE.txt文件，将文件
后缀txt改成dat。复制LECENSE.dat到D:\Xilinx\modeltech_6.5\win32下。
3.2 右击桌面上的“我的电脑”，打开“属性”/“高级”/“环境变量”，在系统变量中新建LM_LICENSE_FILE，编辑中输入上一步LECENSE.dat所在的路径，D:\Xilinx\modeltech_6.5\win32 \ LICENSE.dat，确定即可。重启计算机。
XilinxISE软件使用过程新（含PROM下载）
Xilinx ISE 13.4软件使用方法
本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发
流程，并且最终下载到实验板BASYS2中运行。
4位加法器
C0C1A0A1A2A
B0B1B2B3
S0S1S2S33
1.建立工程
运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示所示
F1软件初始状态表软件初始状态表
选择File->New Project，该对话框显示用向导新建工程所需的步骤。，该对话框显示用向导新建工程所需的步骤。
在Name栏中输入工程名称（注意：以下所有不能含有中文字符或空格），
如“test”。在Location栏中选择想要存放的工程位置，如“E:“E:\code\Xilinx\\code\Xilinx\\code\Xilinx\test”test”。顶
层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示所示
F2路径信息设置表路径信息设置表
点击“Next”，进入芯片型号选择界面。进入芯片型号选择界面。在本界面中，在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。所示。
F3芯片信息选择表芯片信息选择表
点击“NextNext””，出现如图F4所示工程信息汇总表格。所示工程信息汇总表格。
F4工程信息汇总表工程信息汇总表
点击“Finish”完成设置。完成设置。
2新建Verilog文件
在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。对话框。
F5
在File name栏中键入verilog文件的名称，如“test”。
F6
点击“NextNext””，在本界面中将设置加法器的输入输出引脚数量，如图F1所示
的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，
因此设置结果如图F7所示。所示。
F7
点击“Next”，出现Verilog新建信息汇总表。新建信息汇总表。
ISE软件安装流程
1、 找到安装目录中的xsetup.exe文件，直接双击打开安装界面
2、 点击Next，勾上接受条款，
3、 点击Next，继续勾上接受条款
4、 点击Next，选择System Edition，这个版本包含了完整的ISE开发套件
5、 点击Next，保持默认选项都勾上
6、 点击Next，选择软件的安装路径。注意：路径中不能有中文，否则软件会出现问题。
7、 点击Next，确认无误，点击Install。
8、此时软件自动开始安装
8、 在安装过程中，提示需要安装Wincap，如果系统自带比较新的版本则可以跳过
9、 点击确定继续安装，然后会跳出一个MATLAB版本的选择提示，ISE套件中的System Generator需要跟MATLAB关联才能使用，13版本的ISE需要关联MATLAB2010以上的版本。如果合适版本的MATLAB安装好，则会自动识别，可以选择Add Version进行关联；如果暂时没安装MATLAB或安装的MATLAB版本太低，则可以选择Choose Later，安装好ISE之后，再安装合适版本的MATLAB并关联。
10、 点击Choose Later，继续安装，这时出现以下界面
11、 如果已经有License，可以选择Xilinx License Configuration Manager，勾上Locate
Existing
License
12、 点击Next，
13、 点击Copy License，找到已经存在的Licensen的位置
14、 点击打开，成功的话会提示License安装成功，并且会列出哪些IP可以用。
15、最后关闭Xilinx License Configuration Manager，点击finish完成安装。
ise管脚约束设置参数详解
ise管脚约束设置参数详解
以ISE管脚约束设置参数详解
概述
ISE（Integrated Software Environment）是Xilinx公司开发的一款用于设计和实现FPGA（Field-Programmable Gate Array）的软件工具。在使用ISE进行FPGA设计时，管脚约束是非常重要的一部分，它用于指定FPGA芯片上的输入输出引脚的功能和连接关系，以确保设计的正确性和可靠性。本文将详细介绍ISE管脚约束设置参数的相关知识。
1. 管脚约束的作用
管脚约束是将设计的逻辑电路与FPGA芯片上的引脚进行连接的关键步骤。通过正确设置管脚约束参数，可以确保逻辑电路与硬件之间的正确通信，同时还可以优化电路性能和资源利用率。在ISE中，管脚约束的设置包括输入输出管脚的引脚类型、电平标准、时钟频率等多个方面。
2. 管脚约束的设置方法
在ISE中，可以使用UCF（User Constraints File）文件或XDC（Xilinx Design Constraints）文件来进行管脚约束的设置。UCF文件是ISE早期版本使用的约束文件格式，而XDC文件是ISE 14.1及以后版本引入的新约束文件格式。下面将分别介绍这两种约束文件的设置方法。
2.1 UCF文件的设置方法
UCF文件是一种文本文件，可以使用任何文本编辑器进行编辑。UCF文件中的每一行都对应着一个管脚的约束设置。以下是UCF文件的一些常用约束参数及其设置方法：
- NET：用于定义逻辑电路中的信号名称；
- LOC：用于定义信号连接到FPGA芯片上的具体引脚位置；
- IOSTANDARD：用于定义引脚的电平标准；
- SLEW：用于定义引脚的输出斜率控制；
- DRIVE：用于定义引脚的驱动能力；
- PULLUP：用于定义引脚的上拉电阻；
- PULLDOWN：用于定义引脚的下拉电阻。
通过在UCF文件中逐行设置这些约束参数，可以完成对管脚的约束设置。需要注意的是，不同版本的ISE对UCF文件的语法和支持程度可能有所不同，具体的语法和参数设置可以参考ISE的相关文档。
ISE操作说明
ISE操作说明
1、双击打开ISE，选择“file->new project”新建一个工程。
2、修改工程保存路径并输入工程名，然后单击next。 3、选定芯片型号如下图所示。然后一直单击next直到finish。
4、将源文件拷贝到新建的工程中。 5、单击synthesize进行综合。 6、进行引脚分配。点开User Constraints，双击Assign
Package Pins，弹出如下窗口，单击Yes。
7、弹出以下窗口。
8、按以下窗口进行管脚分配。 9、关闭窗口并保存窗口内容。 10、单击Implement Design 进行编译、布局、布线。
11、单击Generate Programing File生成下载文件。
12、单击Configure Device（iMAPCE），进入下载界面。 13、单击finish
14、单击Bypass 15、选择对应的模块，把**.bit文件加载进来 16、加载完成之后会弹出一个警告，单击OK
17、右键单击最后一个模块，选择program
18、如图选择，单击OK，就可以下载了 19、下载完成后，会出现如下图所示的窗口显示program
succeeded。
20、以上操作是直接将二进制文件下载到FPGA中，掉电之后将丢失。为使其重新上电时可自动配置，需要将配置文件下载到prom中保存。因此，首先要生成prom配置文件。双击Generate PROM、ACE or JTAG File，进入生成prom配置文件界面。
21、选择“Prepare a PROM File”，单击next。
22、键入要生成的PROM 名称，如下图所示。 23、单击add，添加prom器件。单击next，直到finish。
24、单击ok。 25、选择二进制文件 26、单击No。
27、单击ok。
28、单击Generate File，生成配置文件
XIlinx公司ISE软件使用中文说明
DiP
DIGITAL POWER STUDIO
十分钟学会ISE
十分钟学会ISE
DiP
DIGITAL POWER STUDIO
十分钟学会ISE
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History
Revision Date Issuer Notes
1.0 Mar 3, 2005 Badfish First Release
DiP
DIGITAL POWER STUDIO
十分钟学会ISE
目录
概述...........................................................................................................................................4
实验目的...........................................................................................................................4
软件准备...........................................................................................................................5
流程介绍...................................................................................................................................5
实验一ISE安装和开发流程
实验一ISE安装和开发流程
FPGA实验培训讲义
利用RCII-SP3S400开发板做FPGA实验，应具备一些条件：
1、应用此开发板应该具备的基础知识
1）HDL相关知识：
FPGA的设计与应用涉及到软件和硬件相关的知识，要求学员具备了一定的Verilog或VHDL基础。如果没有这方面的基础，可以利用课余时间把相关内容补上。
2）电路相关知识：
由于用FPGA开发板做实验，可能要涉及到硬件的测试等，这要求学员对开发板的整个结构和原理图要有个充分的了解，有利于硬件的调试和测试。
3）接口协议
该开发板提供了相关标准接口，如串口、LCD、USB 等，如果要用这些接口，希望对大家能对这些接口协议有了基本的了解，有助于相关实验的进行。
4）FPGA知识
对FPGA的内部结构和相关资源的了解，能充分利用FPGA的资源，可加速实验的进展。所以建议学员对FPGA的基本结构和性能有个大体了解。
2、使用开发板前的准备工作：
1）设计软件的安装
使用此开发板前，首先确保已安装了相关的设计软件，在开发包中提供现在主流的一些设计软件，包括：ISE12.2、ModelSim、Synplify，ChipScope 和Xilinx EDK，其中ISE12.2为Xilinx 公司专门用于FPGA 开发的工具，ModelSim 和Synplify是目前应用比较广泛的仿真工具和综合工具，ChipScopePro 是一个功能很强大的在线逻辑分析工具，在FPGA 的调试阶段很有用，如果没有安装这些软件，请先安装上述软件。建议先装ISE，再装其它的辅助工具。
2）熟悉开发板的硬件环境
参照提供的原理图，对照开发板，了解一下FPGA外围器件和接口的配置，对电路板的整体情况有个了解，便于以后的开发。特别是FPGA的供电电路以及FLASH的配置方法，有助于以后做相关FPGA的开发。
3）利用本开发板进行FPGA实验的安排
利用本开发板的实验分为四个节点，不同的节点侧重点不同，学习的内容和深度也有所不同。下面给出学习建议：