第七章：时序逻辑电路设计
数字电路部分二-时序逻辑电路-王翰卓
第七章 时序逻辑电路7.1 常见触发器的功能验证7.1.1SR触发器74LS279为两个SR触发器的集成芯片。
1S1和1S2为一个触发器的两个接口。
连接电路如图，可验证SR触发器的功能。
7.1.2 JK触发器通过逻辑分析仪，观察J和K输入的跳变对输出波形的影响。
实验的一个结果如下。
7.1.3 D触发器用D触发器构成一个二分频电路。
将Q’接回到D上，用逻辑分析仪对比ClK与Q的波形频率。
结果如图-7.2 常用时序逻辑电路及其相关设计7.2.1 寄存器应用双向移位寄存器74LS194改串行输入改为并行输出。
SL、SR为串行的数据输入端，S1S0=00时保持，S1S0=11时置数，S1S0=10时左移串行输入，由高位移向低位，S1S0=01时右移串行输入，由低位移向高位。
例如下面用左移方式，将SL产生的四个数据并行输出。
Word Generator设置为Burst模式。
7.2.2 计数器7.2.2.1 用74LS160设计一个六进制的计数器。
应用异步置零的方法，当QDQCQBQA=0110时，使异步置零端CLR’=0。
为保证置零的有效性，加入了改进电路-SR触发器，使输出为6的CLOCK下降沿到来后的整个低电平期间触发器输出恒为低电平。
采用同步置数法，将四个输入ABCD接为低电平，QDQCQBQA=0101时LOAD’=0。
7.2.2.2 验证74LS290的功能74LS290为2-5-10进制计数器。
R01=R02=1，S01=S02=0时，输出为0，R01=R02=0，S01=S02=1时输出为9。
S和R都置为0时正常计数。
INA接入clock后，实现二进制计数；INB接入clock后，实现五进制计数；INB接到QA，INA接clock时，实现十进制计数。
如下电路通过开关的切换可以实现不同的计数和置数功能。
7.3 时序逻辑电路的设计7.3.1 同步时序逻辑电路的设计7.3.1.1 同步时序逻辑电路的状态化简设计一个串行输入的数据检测器，连续输入3个或3个以上1时输出为1，其他情况下输出为0。
时序逻辑电路设计
时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。
时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。
1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。
（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。
这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。
（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。
状态化简是建立在状态等价这个概念的基础上的。
（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。
（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。
（6）画规律电路，并检查自启动力量。
2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。
构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。
时序逻辑电路设计原则
时序逻辑电路设计原则时序逻辑电路是数字电路的一种重要类型，广泛应用于计算机、通信、自动化等领域。
时序逻辑电路的设计质量直接影响着电路的可靠性和性能。
为了确保时序逻辑电路的正确性和高效性，设计时需要遵循一些基本原则。
一、时序逻辑电路概述时序逻辑电路是基于时钟信号进行运算和控制的电路，其输出信号的状态取决于输入信号和时钟脉冲的到达时间。
时序逻辑电路包括寄存器、触发器、计数器、时钟分频器等。
二、正确设计时序逻辑电路的原则1. 合理设置时钟信号：时序逻辑电路的运行是基于时钟信号的控制，时钟信号的频率和占空比需要合理设置。
频率过高会导致电路响应不及时，频率过低会导致电路性能下降。
2. 考虑时钟延迟：时钟信号在电路中传输需要一定的时间，这个过程称为时钟延迟。
在设计时需要考虑时钟延迟对电路性能的影响，合理控制时钟延迟的范围。
3. 确定最长延迟路径：在时序逻辑电路中，存在一条延迟最长的信号传输路径，称为最长延迟路径。
在设计时需要重点考虑最长延迟路径，以确保电路的时序正确。
4. 避免冒险现象：冒险是指在时序逻辑电路中出现不确定的状态转换现象，会导致电路输出结果不可靠。
在设计时需要采取合适的技术措施来避免冒险现象的发生。
5. 使用同步触发器：同步触发器能够根据时钟信号同步进行状态转换，减少电路中的不确定性。
在设计时应优先选择使用同步触发器。
6. 划分模块边界：为了提高电路的可维护性和可扩展性，设计时应合理划分模块边界。
每个模块负责特定的功能，使用接口进行通信，降低模块之间的耦合度。
7. 采用流水线技术：流水线是一种将复杂任务划分为多个子任务并行执行的技术。
在设计时可以采用流水线技术提高时序逻辑电路的运行速度。
8. 进行时序分析：在设计结束后，需要进行时序分析来验证设计的正确性。
通过时序分析可以检查电路运行时的时间序列，确定电路的性能和正确性。
三、时序逻辑电路设计实例以设计一个基本的时序逻辑电路为例，假设要设计一个计数器，能够实现从0到9的循环计数功能。
最新数字电路教案-阎石-第七章-时序逻辑电路
第7章 时序逻辑电路7.1 概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。
图7.1.1 时序逻辑电路的结构框图2、时序电路的分类 （1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。
异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。
（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。
穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。
7.2 时序逻辑电路的分析方法时序电路的分析步骤：电路图 时钟方程、输出方程、驱动方程 状态方程 计算 状态表（状态图、时序图） 判断电路逻辑功能 分析电路能否自启动。
7.2.1 同步时序电路的分析方法 分析举例：[例7.2.1]7.2.2 异步时序电路的分析方法 分析举例：[例7.2.3] 7.3 计数器概念：在数字电路中，能够记忆输入脉冲CP 个数的电路称为计数器。
计数器累计输入脉冲的最大数目称为计数器的“模”，用M 表示。
计数器的“模”实际上为电路的有效状态。
计数器的应用：计数、定时、分频及进行数字运算等。
计数器的分类：(1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。
(2)按计数进制分：二进制计数器、十进制计数器、N 进制计数器。
(3)按计数增减分：加法计数器、减法计数器、加/减法计数器。
7.3.1 异步计数器X X Y 1Y m输入输出一、异步二进制计数器1、异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器。
分析方法：由逻辑图到波形图（所有JK触发器均构成为T/触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出Q），再由波形图到状态表，进而分析出其逻辑功能。
数字电路系统设计中英文课件教程 07 时序逻辑电路原理-Sequential Logic Design Principles (1)
metastable 亚稳态
stable
稳态
stable
稳态
7.2 Latches and Flip-Flops (锁存器与触发器)
—— The Basic Building Blocks of most Sequential Circuits. (大多数时序电路的基本构件)
Clock Frequency: The Reciprocal of the Clock Period
(时钟频率：时钟周期的倒数。）
Clock Tick: The First Edge of Pulse in a clock period or sometimes the period itself.
DIGITAL SYSTEM DESIGN
ESHINE
eshine.li@
Chapter 7 Sequential Logic Design Principles ( 时序逻辑设计原理 )
Latches and Flip-Flops (锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计)
Basic Concepts (基本概念)
Sequential Logic Circuit （时序逻辑电路） Clock Period: The Time between Successive transitions in the same direction.
(时钟周期：两次连续同向转换之间的时间。）
Latches（锁存器）
第七章 时序逻辑电路
Q1上升沿时刻有效 Q0上升沿时刻有效 CP上升沿时刻有效
FF0
3
计算、列状态表
Q0
CP
1D C1
Q0
FF1 1D C1
Q1
FF2 1D C1
Q2
Q1
Q2
现
态
次
态
注 时钟条件 CP0 CP1 CP2 CP0 CP0 CP1 CP0 CP0 CP1 CP2 CP0 CP0 CP1 CP0
n 1 Q2 Q2n Q1 Q2n Q1n Q0n n 1 n Q Q Q0 0 0 0 1 1 n 1 n 0 0 1 Q Q CP 0 0
n 1
K1 Q0n K0 Q
n 2
2
求状态方程
n n J Q K Q n 1 n n 1 2 1 2 n n Q JQ KQ J Q K Q 1 0 1 0 n n J 0 Q2 K Q 0 2 将各触发器的驱动方程代入，即得电路的状态方程：
0 0 0 0 1 1 0 0
3
n 1 n Q2 Q1 n 1 n Q Q 1 0 n 1 n Q Q 2 0
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
时序逻辑电路的设计 数电课件
例6.5.1 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，并产生 一个进位输出。
解：
1. 建立初始状态图
2. 状态化简 7进制计数器应有7个状态，已经最简。
3. 状态分配（已完成）
4. 触发器的个数
由于 22 7，所2以3 选择3个触发器。
5. 方程组 Ⅰ. 时钟方程组
Ⅰ. 设电路开始处于初始状态为S0。 Ⅱ. 第一次输入1时，由状态S0转入状态S1，并输出0。 Ⅲ. 若继续输入1，由状态S1转入状态S2，并输出0。 Ⅳ. 如果仍接着输入1，由状态S2转入状态S3，并输出1。 Ⅴ. 此后若继续输入1，电路仍停留在状态S3，并输出1。 Ⅵ. 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。
D2
Q1n
4. 检查电路能否自启动 将无效状态110，111代入输出、状态方程计算
可见电路能够自启动。
返回
0
Qn1 2
Q2nQ1nQ0n
Q2n Q1n
0
可见111的次态为有效状态000，电路能够自启动。
2. 状态化简
所得初始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到 次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合 并后的状态用S2表示。
Ⅱ. 多个等价状态可以合并成一个状态；
3. 进行状态分配，求编码后的状态图。
Ⅰ. 所谓状态分配，是指对 个状态变n量可表示的 个状态组合如何2分n 配给系统的 个
状态
的过m程；
S0，S1，L ，Sm1
2n1 m 2n
2n 1! Ku 2n m ! n!
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第七章 时序逻辑电路的设计
1、 选择题
1．下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
2．同步时序电路和异步时序电路比较，其差异在于后者 。
A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
3．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。
.3 C.4 D.10
A.2 B
2、 判断题（正确打√，错误的打×）
1．同步时序电路由组合电路和触发器两部分组成。
（ ）
2．组合电路不含有记忆功能的器件。
（ ）
3．时序电路不含有记忆功能的器件。
（ ）
4．同步时序电路具有统一的时钟CP控制。
（ ）
5．异步时序电路的各级触发器类型不同。
（ ）
6．在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。
（ ）
7．时序逻辑电路与组合逻辑电路的最大区别在于，它具有存储和记忆功能。
（）
8．异步时序电路中的各触发器的状态转换不是在同一时刻进行的。
（）
3、 填空题
1．寄存器按照功能不同可分为两类： 寄存器和 寄存器。
2．数字电路按照是否有记忆功能通常可分为两类： 、。
3．由四位移位寄存器构成的顺序脉冲发生器可产生 个顺序脉冲。
4．时序逻辑电路按照其触发器是否有统一的时钟控制分为
时序电路和 时序电路。
四、分析题
1：用JK触发器和门电路设计一个同步七进制计数器。
2：分析图7202所示时序电路的逻辑功能，设各触发器为TTL型，初始状态为Q = 0，试写出：
1、驱动方程；
2、状态方程；
图7202
3：分析如图7209所示时序电路的逻辑功能，试写出：
1、各触发器的驱动方程；
2、状态方程和输出方程；
3、画出电路的状态转换图；
图7209
4：分析如图7208时序逻辑电路的功能，设触发器初始状态为0，试写出：
1、各触发器的驱动方程；
2、状态方程和输出方程；
3、画出状态转换图，时序图；
图7208
5：分析如图7207时序逻辑电路，试写出：
1、各触发器的驱动方程；
2、状态方程；
3、输出方程；
图7207
6：分析图7205所示的逻辑功能，设初态为Q2= Q1= Q0= 0，试写出：
1、 驱动方程；
2、 状态方程；
图7205
7：分析图7203所示时序电路，试写出:
1、 驱动方程；
2、状态方程；
图7203
8：已知电路如图7201所示，设触发器初态为00，试写出:
1、驱动方程；
2、状态方程；
3、输出方程；
图7201
9：分析图7204所示时序电路，试写出：
1、时钟方程；
2、驱动方程；
3、状态方程；
图7204。