电子科技大学 eda 基于Verilog HDL语言的ISE设计流程
EDA 第3章-XILINX ISE基本设计流程1
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XILINX 培训系列课程—Verilog数字逻辑设计
基于Verilog HDL语言的ISE设计流程
--设计综合（查看RTL原理图符号）
双击该区域
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基于Verilog HDL语言的ISE设计流程
--进行仿真测试
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--进行仿真测试
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基于Verilog HDL语言的ISE设计流程
--设计实现
在ISE中的实现（Implement）过程，是将综合输出
映射（Map）到器件单元
映射的主要作用是将设计映射到具体型号的器件上。
布局布线（Place & Route）
布局布线的主要作用是调用Xilinx布局布线器，根据用户约 束和物理约束，对设计模块进行实际的布局，并根据设计连接， 对布局后的模块进行布线，产生 PLD 配置文件。 XILINX 培训系列课程 —Verilog数字逻辑设计
--进行仿真
选中test.v文件
展开Isim Simulator
双击Simulate Behavioral Model
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--进行仿真测试
点击“+”、“-”按钮，在视窗内看到仿真结果
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ISE工程设计流程
硬件设计工具。
相对容易使用的、首屈一指的PLD设计环境！ ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。
ISE工程设计流程下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。
图4.29 说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。
图4.29 ISE的工程设计流程1）图形或文本输入(Design Entry)Xilinx ISE软件界面(2张)图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。
常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。
原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。
这种方法的优点是直观、便于理解、元件库资源丰富。
但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。
更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。
故在ISE软件中一般不利用此种方法。
为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。
ISE10.1软件操作步骤
1新建工程1双击ISE图标，打开ISE ,进入主界面2新建一个工程会看到如下对话框建立一个工程名，注意文件的存储路径必须是英文，不能含有汉字，选择next，进入下一个对话框选择相应的FPGA的型号，选择next，一直选择next，直到finish，然后将会看到如下界面3在工程suorce for的下面的空白处单击，添加新的文件。
如下图所示。
选择 new source 之后将会看到如下对话框给文件添加工程名，选择 Verilog Module ,注意file name的工程名要加后缀.v,选择next，一直到finish。
然后将会看到如下界面2添加程序1选择合适的程序输入进去，注意保存。
2再在source for的空白处单击，新建一个new source选择后，将会看到如下对话框选择 test bench waveform ，file name 的文件名加下划线，作为与其他文件的区分。
然后一直next，直到看到如下对话框。
在Initial Length of Test Bench中可以选择所要仿真的时间长度。
点击finish后就会看到如下界面。
有蓝色部分的是可以选择的，你能选择你所需要仿真的数据。
3仿真程序1选定后，点击Source框下的的Source for，如下图所示。
选择Source for选项下地 Behavooral Simulation。
Processes框下的Processes然后再在Source框下选择lizi.v。
打开Xilinx ISE Similtor下的子文件，双击Similate Behavioral Model，进行仿真。
在最下面的栏目中将会显示程序运行得进度，以及是否会出现错误。
仿真完成后就会出现如下界面4给文件加核Source框下的空白处右击，添加一个source for 文件，与前面相同,然后会看到如下对话框。
选择你所需要添加的核，注意file name的文件名必须是你所添加的核的文件名。
ISE设计流程范文
ISE设计流程范文一、引言ISE（Integrated System Environment）是一种功能强大的电子系统设计工具，可用于设计和验证集成电路（IC）和程序可编程门阵列（FPGA）等复杂系统。
本文将介绍ISE的设计流程范文，以帮助读者理解ISE的使用方法和设计流程。
二、设计流程概述ISE的设计流程包括项目设置、RTL设计、综合、实施和验证等几个主要阶段。
在项目设置阶段，用户需要创建一个新项目并设置设计参数。
在RTL设计阶段，用户将设计需求翻译为硬件描述语言（HDL）代码并进行功能验证。
在综合阶段，用户将HDL代码转换为门级网表，并进行时序优化和约束设置。
在实施阶段，用户将门级网表映射到目标设备，并生成最终的配置文件。
最后，在验证阶段，用户将验证设计是否满足预期功能，并进行性能分析和调优。
三、项目设置在ISE中创建新项目时，用户需要选择要设计的设备类型、工程目录和项目名称等参数。
设备类型将影响后续的综合和实施阶段，因此需要根据实际需求选择合适的设备。
工程目录用于保存设计文件和生成的中间文件，用户需要选择一个合适的目录路径，并创建一个新的项目文件夹。
项目名称用于标识项目，可以根据实际需求进行命名。
设置完成后，用户可以开始进行RTL设计。
四、RTL设计RTL设计是ISE设计流程的核心阶段，用户需要将设计需求转化为HDL代码，并进行功能验证。
RTL设计可以使用Verilog、VHDL或SystemVerilog等硬件描述语言来实现。
用户需要根据设计需求，编写相应的代码，并进行模块化设计。
在设计过程中，用户需要合理使用寄存器、组合逻辑和时序逻辑等元件，以满足设计要求。
完成RTL设计后，用户需要进行功能验证，即通过仿真和测试来验证设计是否满足预期的功能和性能。
五、综合综合是将HDL代码转换为门级网表的过程，它将具有不同功能的模块合并为一个整体，优化逻辑电路结构，并对时序进行约束和优化。
在综合过程中，用户需要提供时钟频率和约束文件等参数，以便综合工具可以进行时序优化。
杭电计组实验3-多功能ALU设计实验
杭电计组实验3-多功能ALU设计实验杭州电子科技大学计算机学院实验报告实验项目:课程名称:计算机组成原理与系统结构课程设计姓名: 学号: 同组姓名: 学号: 实验位置(机号):实验日期: 指导教师:一、实验目的(1)学习多功能ALU的工作原理，掌握运算器的设计方法。
(2)掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握运算器的设计方法。
二、实验仪器实验 ISE工具软件内容三、步骤、方法(算(1)启动Xilinx ISE软件，选择File->New Project,输入工程名shiyan2，默认选择后，点法、击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。
程(2)在工程管理区的任意位置右击，选择New Source命令。
弹出New Source Wizard对序、话框，选择Verilog Module,并输入Verilog 文件名shiyan3，点击Next按钮进入下一步，点步骤击Finish完成创建。
和方(3)编辑程序源代码，然后编译，综合;选择Synthesize--XST项中的Check Syntax右击法) 选择Run命令，并查看RTL视图;如果编译出错，则需要修改程序代码，直至正确。
(4)在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命令，选择Verilog Test Fixture选项,输入实验名shiyan3_test。
点击Next，点击Finish，完成。
编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。
(5)由于实验三并未链接实验板，所以后面的链接实验板的步骤此处没有。
一，操作过程实验过程和描述:module shiyan3(ALU_OP,AB_SW,OF,ZF,F);reg [31:0]A,B;input [2:0]ALU_OP;input [2:0]AB_SW;操作 wire OF;过程 reg ZF;及结reg [31:0]F;果 output OF;output ZF;output F;reg C32;always@(*)begincase(AB_SW)3'b000: begin A=32'h0000_0000; B=32'h0000_0000; end3'b001: begin A=32'h0000_0003; B=32'h0000_0607; end3'b010: begin A=32'h8000_0000; B=32'h8000_0000; end3'b011: begin A=32'h7FFF_FFFF; B=32'h7FFF_FFFF; end3'b100: begin A=32'hFFFF_FFFF; B=32'hFFFF_FFFF; end3'b101: begin A=32'h8000_0000; B=32'hFFFF_FFFF; end3'b110: begin A=32'hFFFF_FFFF; B=32'h8000_0000; end3'b111: begin A=32'h1234_5678; B=32'h3333_2222; enddefault: begin A=32'h9ABC_DEF0; B=32'h1111_2222; endendcaseendalways@(*)begincase(ALU_OP)3'b000: F<=A&B;3'b001: F<=A|B;3'b010: F<=A^B;3'b011: F<=A~^B;3'b100: {C32,F}<=A+B;3'b101: {C32,F}<=A-B;3'b110: begin if(A<B) F<=32'h0000_0001; else F<=32'h0000_0000; end 3'b111: begin F<=B<<A; enddefault: F<=32'h0000_0000;endcaseendalways@(*)beginif(F===32'h0000_0000)ZF<=1;elseZF<=0;endassign OF=C32^F[31]^A[31]^B[31]; endmodule仿真代码module shiyan3_test;// Inputsreg [2:0] ALU_OP;reg [2:0] AB_SW;// Outputswire OF;wire ZF;wire [31:0] F;// Instantiate the Unit Under Test (UUT) shiyan3 uut (.ALU_OP(ALU_OP),.AB_SW(AB_SW),.OF(OF),.ZF(ZF),.F(F));initial begin// Initialize InputsALU_OP = 0;AB_SW = 0;// Wait 100 ns for global reset to finish #100;// Add stimulus here #100;ALU_OP = 001;AB_SW = 001; #100;ALU_OP = 010;AB_SW = 010; #100;ALU_OP = 011;AB_SW = 011; #100;ALU_OP = 100;AB_SW = 100; #100;ALU_OP = 101;AB_SW = 101; #100;ALU_OP = 110;AB_SW = 110; #100;ALU_OP = 111;AB_SW = 111;end endmodule RTL图二、结果思考题:(2)经过分析，该ALU不能实现MIPS核心指令集的所有指令。
EDA软件-ISE
实 验 步 骤
1：打开ISE开发环境，创建工程 2：用modelsim进行逻辑功能仿真，得到波形图 3：综合XST，得到RTL级逻辑电路图 4：定义用户约束，引脚锁定，实行设计Implement ， 生成.bit文件 5：时序仿真 6：下载配置 7：打开开发环境，打开FPGA扩展板界面 8：按“通讯设置”键，将实验仪连接到计算机的串口上 9：按“FPGA编程"，进行编程下载 10：设置/选择实验仪的工作模式（按 “保存模式”， “打开模式”，设置脉冲模式） 11：在实验仪上进行验证
三、综合synthesis
①在当前资源操作窗口(source)选中综合/实现 （ synthesis /implementation）步骤 ②选择Process菜单中的相应选项：Synthesis－XST→ 双击或右键"RUN"
③命令行窗口会出现综合结果（可能正确、出错、警 告） ④得到RTL逻辑电路图：双击 synthesis－XST下的 “View RTLschematic” →看右侧窗口的电路图，双 击可以查看逐层的门电路组成，选中图形，复制出 来、粘贴到WORD中
创建工程步骤： ① 打开：Xilinx ISE
② File→New Project
③ 设置工程名称、路径、Top-level Source Type(HDL)→“下一步”
④ 选择装置：
设置目标器件(virtex2等)、综合工具（XST）、 simulator（Modelsim-SE VHDL）→“下一步”
四、功能仿真
在“.vhd”文件处右击，加入新的源文件 创建波形仿真激励文件（.tbw）：选Test Bench Waveform， 并输入文件名 初始化时钟周期及相关参数→finash 右侧会出现 .tbw文件窗口，设置输入引脚的值，存盘 左侧sources窗口选择“behavioral simulation”,下面processes 窗口会自动出现"Modelsim Simulator" 双击其中的“Simulate behavioral model”会自动调用 “Modelsim ”进行仿真，观察波形窗口，观察是否正确，若正 确则将波形图（时序图）拷贝到文档中(存储图像)，结束此 VHDL程序调试，若不正确则继续修改程序，直至波形与RTL 图均正确得出为止。
在ISE软件中用HDL开发FPGA的流程
在ISE软件中用HDL开发FPGA的流程Xilinx公司的ISE软件是一套用以开发Xilinx公司的FPGA&CPLD的集成开发软件，它提供给用户一个从设计输入到综合、布线、仿真、下载的全套解决方案，并很方便的同其它EDA工具接口。
其中，原理图输入用的是第三方软件ECS，HDL 综合可以使用Xilinx公司开发的XST、Synopsys的FPGA Express和Synplicity 公司的Synplify/Synplify Pro，测试台输入是图形化的HDL Bencher，状态图输入用的是StateCAD，前、后仿真则可以使用Modelsim XE(Xilinx Edition)或Modelsim SE。
除了上述软件以外，你也可以使用其它公司的相关EDA软件产品。
一、设置工作环境这一步并不是总是需要。
通常用在第一次使用ISE或需要对某些项目进行修改时。
一般有以下几项需要设置：（1）常用的。
这主要是设置项目管理器中文件的显示方式、字体、窗口的显示方式等。
一般用默认值就行。
（2）编辑器。
这里可设置跳格键（Tab）的字符个数、编辑器的字体等。
（3）流程设置。
（4）工具设置。
主要设置仿真器ModelSim、HDL 测试台生成工具HDL Bencher、状态图输入工具State CAD的工作目录。
其实要设置的就是ModelSim的工作目录，因为后两项通常在安装完后ISE已经帮你设好了！二、新建工程这一步和其它的软件开发一样，ISE要求在对文件进行综合或布线之前必须要有一个存在的工程。
在新建工程时，你需要设置以下几点：（1）工程名（2）工程所在目录。
ISE所产生的输出文件将全部放在该目录下。
但对源文件的目录没有要求。
（3）器件家族。
即你所采用的FPGA是Xilinx的哪一大类。
（4）器件型号。
（5）综合软件。
由于ISE3.3预置了4种可选的综合器接口（XST为Xilinx自己开发，FPGA Express是Synopsys公司的OEM版，在安装ISE时就已经装好了。
EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计
10100
1111
15
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8421BC 余三码 D码
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4位格雷码
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4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路
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--创建一个新的设计文件
点击“Next”按钮
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设计总结 点击“Next”按钮
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行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。
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--对该设计文件进行综合
在ISE的主界面的处理子窗口 的synthesis的工具可以完成下
面的任务： 查看RTL原理图（View RTL
schematic） 选中该选项并将其展开 查看技术原理图（View
--添加实现约束文件
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--添加实现约束文件
输入对应的FPGA的引脚 保存引脚约束,并退出该界面
选择对应引脚的电平LVCMOS33
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--实现设计
选择top.Verilog
选择Implement Design, 并用鼠标双击该选项
--添加实现约束文件
选择实现约束文件 输入”top”作为实现约束文件 的名字
点击“Next”按钮
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--添加实现约束文件
点击“Finish”按钮
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--添加实现约束文件
选择top.Verilog 实现约束文件top.ucf已经添加到设计中
映射过程，将这些可识别的元件序列转换为可识别的目 标技术的基本元件；
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--查看综合后的结果
通过查看综合后的结 果 ，你就会清楚地理解到底 什么是综合？综合的本质特
选中top.v文件
征。
选中View Technology Schematic选项，并双击该选项
点击“Finish”按钮
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--对该设计进行行为仿真
生成的测试平台test.v模板文件 刚才的设计文件
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--对该设计进行行为仿真
删除此段代码
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--查看布局布线后结果
ห้องสมุดไป่ตู้
选择Place & Route, 并展开
选择View/Edit Routed Design(FPGA Editor)
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--查看布局布线后结果 选择放大按钮,查看硅片细节 FPGA硅片布局
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基于Verilog HDL语言的ISE设计CLB流程
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--启动ISE13.2软件
方法1：在开始菜单下找到ISE的启动图标 点击此处
方法2：在桌面上找到ISE图标，点击该图标启动ISE13.2软件
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--新建工程
点击New Project…
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--查看综合后的结果
时钟缓冲区
输入缓冲区 LUT查找表
D触发器 输出缓冲区
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--揭开LUT的秘密
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
终于明白了FPGA的LUT 是怎么实现逻辑功能的
USB接口及EXCD-1目标板上的JTAG7针插 口连接;
计算机自动安装JTAG驱动程序; 给EXCD-1目标板上电;
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--下载设计到FPGA芯片
选择top.Verilog
选择Configure Target Device,并展开 选择Manage Configuration Project (iMPACT),并双击.
--创建一个新的设计文件
生成的top.v文件
添加代码到top.v文件中
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--创建一个新的设计文件
此处添加端口声明语句
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--创建一个新的设计文件
产生计数器使能信号
4位16进制计数器模块
Xcf04s-Xilinx的串行Flash芯片
两个芯片连接在JTAG链路上
xc3s500e-Xilinx的FPGA芯片
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--下载设计到FPGA芯片
先不烧写设计到PROM芯片中,所以选择”Cancel”按钮
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Verilog测试平台模板文件
Verilog HDL模块模 Ver板ilo文g H件DL库模板 Ver文ilo件g HDL包模板 Ver文ilo件g HDL测试平台模板 片上文系件统设计向导
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--创建一个新的设计文件
选择Verilog HDL Module 输入”top”作为Verilog HDL模块的名字
--对该设计进行行为仿真
添加此段代码 用于生成rst测 试信号
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--对该设计进行行为仿真
添加此段代码 用于生成rst、clk测 试信号
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--对该设计进行行为仿真
展开ISim Simulator
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--实现设翻计译的主要作用是将综合输出的逻
辑网表翻译为Xilinx特定器件的底
层结构和硬件原语。
选择top.Verilog
映射的主要作用是将设计映射到具体 型号的器件上。
布局布线的主要作用是调用Xilinx布局
布线器，根据用户约束和物理约束，对
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--新建工程
输入工程名字：counter 工程所在的目录
点击“Next”按纽
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--新建工程
产品范围(product category) 芯片的系列(Family) 具体的芯片型号(Device) 封装类型（Package） 速度信息（speed） 综合工具（Synthesis Tool) 仿真工具（Simulator） 喜欢的语言（Verilog HDL/Verilo
双击打开LUT3 双击打开LUT2
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--对该设计进行行为仿真
选中Simulation选项 选中top.Verilog，点击鼠标右键
选中New Source…
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--对该设计进行行为仿真
Technology Schematic） 检查语法（Check Syntax） 产生综合后仿真模型（
Generate Post-Synthesis Simulation Model）。
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--对该设计文件进行综合
选中top.v文件
设计模块进行实际的布局，并根据设计
连接，对布局后的模块进行布线，产生
选择Implement Design, 并展开
PLD配置文件。
第一步: 转换“Translate”
第二步: 映射“Map”
第三步: 布局和布线”Place & Route”
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选中器件名字，点击鼠标右键 选中New Source…
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块存储器映像文件
在线逻辑分析仪Chipscope定义和连接文件
实现约束文件
IP生成向导
存储器文件
原理图文件
用户文档文件
Verilog模块模板文件
下一步对该模块进数行字综系合统EDA技术
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--对该设计文件进行综合
行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级描述。
行为级综合的输入为系统的行为级描述，输出为 寄存器传输级描述的数据通路。
行为级综合工具可以让设计者从更加接近系统概 念模型的角度来设计系统。同时，行为级综合工具 能让设计者对于最终设计电路的面积、性能、功耗 以及可测性进行很方便地优化。
--查看布局布线后结果
连线
双击,展 开Slice
Slice
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