Modelsim仿真流程
modelsim仿真流程
1、运行ModelSim，如果上一次使用ModelSim建立过工程，这时候会自动打开上一次所建立的工程；2、点击File->New->Project，在Project Name中我们输入建立的工程名，在Project Location中输入工程保存的路径，注意ModelSim不能为一个工程自动建立一个目录，这里我们最好是自己在Project Location中输入路径来为工程建立目录，在Default Library Name中为我们的设计编译到哪一个库中，这里我们使用默认值，这样，在我们编译设计文件后，在Workspace窗口的Library 中就会出现 work库。
这里我们输入完以后，点击OK；3、如果提示我们给定的工程路径不存在，是否建立该路径，我们的目的就是为工程建立一个新目录，因此，点击确定；4、点击Create New File可以为工程添加新建的文件，点击Add Existing File 为工程添加已经存在的文件，点击Create Simulation为工程添加仿真，点击Create New Folder可以为工程添加新的目录。
这里我们点击Create New File；5、我们在File Name中输入文件名称，Add file as type为输入文件的类型为VHDL、Verilog、TCL或text，这里我们使用默认设置VHDL，Folder为新建的文件所在的路径，Top Level为在我们刚才所设定的工程路径下。
点击OK；并在Add items to the Project窗口点击Close关闭该窗口；6、这时候在Workspace窗口中出现了Project选项卡，在其中有文件名.vhd，其状态栏有一个问号，表示未编译，我们双击该文件，这时候出现编辑窗口，在其中我们输入我们的设计文件7、点击File->Save，并退出该窗口（File->Close）；8、在WorkSpace窗口的文件名.vhd上点击右键，选择Compile->Compile All；9、在脚本窗口中将出现一行绿色字体Compile of DivClkHDL.vhd was successful.，说明文件编译成功，在该文件的状态栏后有一绿色的对号，表示编译成功；10、下面我们开始仿真，点击菜单Simulate->Simulate，展开Design选项卡下的work库，并选中其中的behavioral，这是在Simulate中出现了work.实体名(behavioral)表示我们所要仿真的对象，Resolution为仿真的时间精度，这里我们使用默认值，点击OK；11、为了观察波形窗口，我们点击菜单View->Wave；12、这时候出现的Wave窗口为空，里面什么都没有，我们要为该窗口添加我们需要观察的对象，首先在主窗口而不是波形窗口中点击View-> Signals打开信号列表窗口，在改窗口中点击Add->Wave->Signals in Design，这时候在波形窗口中就可以看到这些信号了；13、下面我们就开始仿真了，在主窗口中输入命令对信号进行驱动仿真14、退出仿真，在主窗口中点击Simulate->End Simulation，会出现对话框，提示我们是否确认退出仿真，我们点击是退出仿真；15、仿真结果分析；。
QUARTUSⅡ10波形仿真(ModelSim)入门教程
QUARTUSⅡ10仿真（ModelSim）入门教程平台软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition内容1 设计流程使用ModelSim仿真的基本流程为：图1.1 使用ModelSim仿真的基本流程2 开始2.1 新建工程打开ModelSim后，其画面如图2.1所示。
图2.1 ModelSim画面1. 选择File>New>Preject创建一个新工程。
打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。
一般情况下，设定Default Library Name为work。
指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。
该对话框如图2. 2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。
图2.2 创建工程的对话框2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。
图2.3 输入工程信息当单击OK按钮后，在主体窗口的下方将出现Create Project标签，如图2.4所示。
图2.4 Project标签3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。
图2.5 在工程中，添加新项目2.2 在工程中，添加新项目在Add Items to the Project对话框中，包括以下选项：∙Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件∙Add Existing File——添加一个已存在的文件∙Create Simulation——创建指定源文件和仿真选项的仿真配置∙Create New Folder——创建一个新的组织文件夹1. 单击Create New File。
打开图2.6所示窗口。
【翻译】modelsim指南之基本仿真(digital logic)
Introduction本文将一步步实现以下基本仿真流程:1.创建设计工作库2.编译设计单元3.加载设计4.运行仿真本文用到的设计文件本文的范例是一个8位的二进制加法计数器和相关的测试文件。
保存路径：Verilog-<install_dir>/examples/tutorials/verilog/basicSimulation/counter.v and tcounter.v相关阅读用户手册的章节：设计库、Verilog和SystemVerilog仿真。
参考命令：vlib,vmap,vlog,vcom,view,run.创建设计工作库在你仿真前，必须先创建一个库并编译源码到这个库。
1.创建一个新目录并复制本文的设计文件。
Copy counter.v 和tcounter.v2. 启动modelsim。
a. windows下双击快捷方式启动,你将看到modelsim的欢迎对话框，单击Close.b. 选择File > Change Directory 指定到第一步创建的目录。
3. 创建工作库。
a. 选择File > New > Library.弹出一个对话框，可以指定库名等选项。
如图1。
图1 创建一个新库b. 在Library Name项输入work（如果它没有自动输入）。
c. 单击OK.modelsim创建了一个目录work并写了一个名为_info的文件到这个目录。
这个_info文件必须保持在work文件夹以区分他是modelsim的库。
不要从你的操作系统里修改这个文件夹里的内容；所有操作应该在modelsim里进行。
modelsim也把work库添加到库窗口（图2）并记录库映射作为未来参考（modelsim.ini）。
图2当你在第3步单击确定后，Transcript窗口显示以下内容：vlib workvmap work work这两行命令等于你的菜单操作。
编译设计单元创建工作库后，接着就准备编译你的源文件。
modelsim仿真流程
modelsim仿真流程
ModelsIm仿真流程 ModelSim是一个功能强大且广泛使用的数字电路和模拟软件。
它能够模拟各种不同的电路，包括FPGA、ASIC、流片等，并且可以仿真VHDL、Verilog和SystemC等语言编写的代码。
本文将介绍ModelSim的仿真流程。
1. 建立仿真环境首先，我们需要创建一个仿真环境。
这意味着我们需要创建一个Project文件夹，将仿真所需要的所有文件（包括设计文件、仿真模型以及测试文件等）都放在里面。
我们可以选择使用ModelSim自带的Project Manager工具或者直接使用终端命令行来完成这个工程。
2. 编译设计文件下一步是编译设计文件。
这意味着我们需要把设计文件转换为ModelSim可以理解的仿真模型。
我们可以使用vlib命令来建立一个仿真库，然后使用vlog命令来编译设计文件。
编译完成后，我们需要使用vsim命令进入仿真环境。
3. 进行仿真在仿真界面中，我们可以加载测试文件，然后使用run命令来进行仿真。
这将模拟电路在一个虚拟的环境中运行，并产生仿真结果。
我们可以使用ModelSim提供的信号跟踪和波形查看工具来观察电路的运行状态并分析仿真结果。
4. 仿真结束仿真完成后，我们可以使用exit命令退出仿真环境，并使用ModelSim提供的波形分析和统计工具来评估仿真结果。
如果需要进行更详细的分析，我们可以将波形数据导出到其他工具进行进一步处理。
总之，ModelSim是一个非常强大的数字电路和模拟软件。
掌握其基本操作和仿真流程，可以帮助我们更高效地进行数字电路设计和开发工作。
EDK工程ModelSim仿真流程
EDK工程ModelSim仿真流程前期准备：1.已经安装软件工具：Xilinx ISE 11.1ModelSim 6.5Debussy5.4v92.EDK和ModelSim6.5联合仿真库设置完毕3.EDK和ModelSim6.5可以生成”.FSDB”文件，供Debussy波形查看器观察波形以参加电子设计竞赛的H.264工程为例，进行仿真演示。
1.首先确保工程simulation文件夹下没有文件。
2.如果有文件，要通过如下方式清除，不能直接删除。
3.清除后，点击Simulation Generate Simulation HDLFiles，重新生成工程仿真的库文件。
Console控制台显示生成了Simulation ModelSimulation文件夹下生成了一堆文件。
4.在Simulation文件夹下，找到“system_tb.v”文件，打开，添加如下语句initial begin$dumpfile("aa.fsdb");$dumpvars;end以便仿真时，生成fsdb文件。
5.返回XPS界面，选择Simulation->Launch HDL Simulator，通过这种方式，打开了ModelSim6.5软件6.打开了ModelSim6.5软件，如下图所示7.打开Simulation文件夹中的system_setup.do文件，该文件中存放了系统生成的仿真脚本语句。
8.返回ModelSim6.5，在命令行下先输入“do system.do”命令。
9.输入如下命令“vsim -novopt -t ps D:/modeltech_6.5/win32/novas.dll -Lxilinxcorelib_ver -L secureip -L unisims_ver +notimingchecks system_tb glbl”理由（复制system_setup.do文件中第二条脚本语句”vsim -novopt -t ps -L xilinxcorelib_ver -L secureip -L unisims_ver +notimingchecks system_tb glbl”,注意到要仿真生成fsdb波形文件，所以在ps和-L前添加一条新的语句”D:/modeltech_6.5/win32/novas.dll”，要链接这个“novas.dll”动态链接文件。
modelsim使用教程
modelsim使用教程ModelSim是一款常用的硬件描述语言（HDL）仿真工具，本教程将向您介绍如何使用ModelSim进行仿真。
步骤1：安装ModelSim首先，您需要下载和安装ModelSim软件。
在您的电脑上找到安装程序并按照提示进行安装。
步骤2：创建工程打开ModelSim软件，点击"File"菜单中的"New"，然后选择"Project"。
在弹出的对话框中，选择工程的存储位置，并为工程命名。
点击"OK"完成工程创建。
步骤3：添加设计文件在ModelSim的工程窗口中，右键点击"Design"文件夹，选择"Add Existing File"。
然后选择包含您的设计文件的目录，并将其添加到工程中。
步骤4：配置仿真设置在工程窗口中，右键点击"Design"文件夹，选择"Properties"。
在弹出的对话框中，选择"Simulation"选项卡。
在"Top level entity"字段中，选择您的设计的顶层模块。
点击"Apply"和"OK"保存设置。
步骤5：运行仿真在ModelSim的工具栏中，找到"Simulate"按钮，点击并选择"Start Simulation"。
这将打开仿真窗口。
在仿真窗口中，您可以使用不同的命令来控制和观察设计的行为。
步骤6：查看仿真结果您可以在仿真窗口中查看信号波形、调试设计并分析仿真结果。
在仿真窗口的菜单栏中，您可以找到一些常用的查看和分析工具，如波形浏览器、信号分析器等。
步骤7：结束仿真当您完成仿真时，可以选择在仿真窗口的菜单栏中找到"Simulate"按钮，并选择"End Simulation"以结束仿真。
Modelsim仿真流程-经验总结
Modelsim仿真流程－经验总结1．Modelsim简介略。
2.modelsim仿真流程：modelsim基本的仿真流程包括建立库、建立工程并编译、仿真、调试、但在libero环境中运行modelsim时，软件自动映射库和生成工程文件。
其中功能仿真、综合仿真以及后仿真分别映射presynth、postsynth和postlayout库。
基本流程是：建立工作库→编译源代码→启动仿真→分析、调试。
2．1建立库并映射在modelsim中，任何使用VHDL、Verilog HDL、SystemC等语言实现的设计，都被编译到一个库中。
♥方法一：File>New>Library选择新建并映射到该库；♥方法二：在modelsim>提示符下运行命令vlib work2-建立库,vmap work work2-建立映射库；2．2建立工程Modelsim仿真需要建立自己的工程，同时modelsim还提供了文件夹管理工程的功能。
♥step1:File>New>project，并指定库文件名；♥step2:新建文件或导入文件；2．3编译文件建立好工程后，使用compile功能对源文件进行编译。
Libero环境启动modelsim时，系统执行run.do脚本文件自动编译源文件。
♥鼠标右击文件，选择compile All对所有的工程文件执行编译操作；♥启动仿真，使用simulation>start simulation>选择design选项卡功能使modelsim进入仿真状态，之后可以运行仿真。
在libero环境下，运行modelsim直接从运行仿真这一步骤开始。
♥运行仿真可以设置仿真时间或选择仿真全部♥tcl命令：do run.do –当设计修改后，使用此命令重新导入设计；Do wave.do-打开波形列表文件，或者向当前波形添加列表；Restart-复位当前仿真，从0时刻重新仿真；Run 1ms-运行仿真1ms时间；Run all-运行全部的仿真；在libero环境下，可以自己编写脚本文件代替run.do文件，在项目比较大的情况下可以大大简化仿真的操作。
modelsim新手入门仿真教程
Modelsim新手入门仿真教程1．打开modelsim软件，新建一个library。
2.library命名3.新建一个工程。
3.出现下面界面，点击close。
4.新建一个verilog文件键入主程序。
下面以二分之一分频器为例。
文件代码：module half_clk(reset,clk_in,clk_out); input clk_in,reset;output clk_out;reg clk_out;always@(negedge clk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule编辑完成后，点击保存。
文件名要与module后面的名称相同。
5.再新建一个测试文件，步骤同上面新建的主程序文件，文件名后缀改为.vt程序代码如下：`timescale 1ns/100ps`define clk_cycle 50module top;reg clk,reset;wire clk_out;always #`clk_cycle clk=~clk;initialbeginclk=0;reset=1;#10 reset=0;#110 reset=1;#100000 $stop;endhalf_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out));Endmodule6.添加文件，编译文件先右键点击左边空白处，选择add to project→existing File选择刚刚新建的两个文件。
按ctrl键可以同时选择两个，选择打开，下一步点击ok7选中其中一个，右键，选择complie→complie all出现两个勾，说明编译通过。
出现×，说明文件编译出错，双击×，可以查看错误。
8.终于可以仿真了选择simulate→start simulate。
选择刚刚新建的库里面的top,或者测试文件名称，左下角的enable optimization一定要去掉勾，有勾的画不会出来波形，一定要去掉勾！一定要去掉勾！一定要去掉勾！（本人也不清楚原因，都是初学者，嘻嘻）跳出界面，右键测试文件，选择如下图接下来，选择仿真，run→run all点击缩小键，如图，就可以看到波形啦到此结束！初学者，如有错误，欢迎指出。
使用ModelSim的仿真步骤
使用ModelSim的仿真步骤：
1．建立工程：选file/new/project菜单,打开Create Project窗口.
填Project Name栏,为你的工程启一个名子.
按Browse按纽,为你的工程指定一个盘上目录,作为以后工程文件的存放位置.
指定缺省库名为Work库.
2．在出现的ADD ITEMS TO THE PROJECT窗口中选Create New File为当前工程加入一个新建文件,或选Add existing File为当前工程加入一个已存在的文件.
3．选Compile/compile All对当前设计工程进行编译.
4．选Simulate/Star Simulation菜单项,打开仿真器.
5．在仿真器中选Design页,点击WORK页前的加号,打开WORK 库,选一个仿真文件,选好后,点击右下脚的OK按纽.
6．在出现的Object窗口中,会有芯片的引脚列表.选一个引脚,压鼠标右键,弹出一菜单,在其中选Add to wave/Selected Signal菜单项,可将引脚对象加入到Wave窗口中.重复上述过程,将全部引脚加入到Wave波形窗口中.
7．在WAVE中,选一个引脚,用WAVE窗口的工具画加在引脚上的波形.
8．画完输入引脚的波形后,输入RUN –ALL,回车,执行仿真.
注:上述仿真过程,可用命令:
vsim work.filename
启动仿真窗口.
view wave
打开波形窗口
add wave –dec *
加入所有波形信号,以十进制方式force
为每个引脚加入驱动信号
run –all
执行仿真任务。
ModelSim后仿真 详细流程介绍
目录
仿真的基本概念
后仿真前的基本准备工作
后仿真的基本操作步骤
后仿真的基本操作步骤
时序仿真的流程
所用例子：divider_module.v
1.新建一个project，建立divider_module工程，建立work工作库，把 quartus II综合后的simulation文件夹里的几个文件一起复制到当前工 程目录下，向工程添加三个文件——divider_module.v， divider_module_tb.v 和 divider_module.vo，如下图所示。
仿真的基本概念
布局布线后仿真（时序仿真）
功能仿真VS布局布线后仿真
仿真的基本概念
布局布线后仿真（时序仿真）
输入文件
1
设计源代码和 testbench激励 文件
2
从布局布线结 果中抽象出来 的门级网表 （.vo文件）
3
扩展名为 SDO 或 SDF 的标准时延 文件（一般用 Quartus生成 的.sdo文件）
后仿真前的基本准备工作
Altera仿真库建立步骤
4.同样的方法步骤编译altera_device器件库。在编译这个库时选择 的文件为一些器件文件如图所示。当然为了加快编译速度，也可以 选择只用到的器件库文件。
后仿真前的基本准备工作
Altera仿真库建立步骤
5.编译库结束后，为了在每次新建工程的时候不需要重新编译 Altera的仿真库，需要修改Modelsim的安装目录下的modelsim.ini文 件。
仿真验证是FPGA设计过程中非常重要的一个环节，大家不要忽略。
仿真验证工作占设计总工作量的70% “在这个设计规模达数百万门的ASIC、可复用的知识产权（IP）和系统芯片（SOC） 的时代，仿真验证占到了设计总工作量的70%左右。设计团队应该配备能够正确描述 仿真验证需求的工程师和专门进行验证的工程师。仿真验证工程师的数量甚至是RTL 设计人员的两倍。” ----《Writing Testbenches》 【美】Janick Bergeron
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Modelsim、Synplify.Pro、ISE设计全流程
摘要：本文介绍了如何编译HDL必须的Xilinx库和结构仿真，如何调用Xilinx CORE-Generator，如何使用Synplify.Pro综合HDL和内核，如何进行综合后的项目执行，以及不同类型结构的仿真。
关键词：EDA，Modelsim，Synplify.Pro，ISE，Xilinx库，Xilinx CORE-Generator，HDL,第一章 Modelsim编译Xilinx库
本章介绍如何编译HDL必须的Xilinx库和结构仿真。
创建将被编译库的目录
在编译库之前，最好先建立一个目录（事实上必须建立一个目录），步骤如下。
（假设Modelsim 的安装目录是“$Modeltech_6.0”，ISE的安装目录是“$Xilinx”）
在“$Modeltech_6.0/”目录下建立一个名为XilinxLib的文件夹；
启动Modelsim后，从“File”菜单项中点击“Change Directory”并指定到刚刚建立的那个文件夹“XilinxLib”；
接下来要做的事情是将Xilinx库编译到“XilinxLib”文件夹中。
有三个库需要被编译。
它们分别是“simprims”，“unisims”和“XilinxCoreLib”；（所有这些库文件都在“$Xilinx/verilog/src”目录下）
点击Modelsim中的“Workspace”窗口，建立一个名为Xilinx_CoreLib的新库；（这个操作创建一个名为“Xilinx_CoreLib”的文件夹，你可以在“Workspace”窗口中看到它）
现在开始编译！在“Compile”菜单中点击“Compile”，选择
“$Xinlinx/verilog/scr/XilinxCoreLib”目录中所有的文件，在弹出的对话框中选中刚刚建立的“Xilinx_CoreLib”文件夹，再点击“Compile”按钮就可以了编译了；
用同样的方式编译其他两个本地库（“simprims”和“unisims”）；
第二章调用Xilinx CORE-Generator
当需要在设计中生成参数化和免费的IP内核（黑箱子）时，无论是通过原理图方式还是HDL 方式，CORE-Generator都是一个非常有用的程序。
利用CORE-Generator创建一个IP核
利用Xilinx提供的CORE-Generator来生成IP核是非常简单的。
内核是全参数化的，这就意味着你只需要在空白处填入几个数字和参数，然后程序就会自动产生一个你所需要的内核
（有些内核是全免费的，有些则没有这么慷慨）
利用CORE-Generator来生成IP核的步骤如下：
在“程序”中找到“Xilinx”项，然后在“Accessories”中启动单独存在的“CORE-Generator”；
在“Part”标签栏中选择恰当的FPGA模型；
从“Generation”标签栏中选择正确的设计流；（完成后按“OK”按钮）
定制你的参数化内核；
在内核生成的同时，会弹出一个“Readme File”的信息框来通知一些重要的信息；
“*.v”文件是用来作仿真和综合用的，而“*.veo”文件是用来作综合实例用的。
（调用意味着把
相应的文件加入Synplify.Pro工程中，而实例指的是可以拷贝这个文件中的某些线到HDL 设计的顶层模块中去。
退出！）
第三章使用Synplify.Pro综合HDL和内核
综合是将设计好的HDL代码，图形代码和原理图转变成逻辑单元的技术。
同与硬件执行和物理布线非常接近的物理综合相比，逻辑综合是更高层次的综合技术。
利用Synplify.Pro进行逻辑综合
Synplify.Pro对于大容量低价格的Xilinx Spartan系列FPGA而言，有着非常好的综合能力。
具体步骤如下：
首先创建一个工程；
往工程中加入HDL文件（我的演示文件有三个文件，CORE-Generator生成的“async_fifo.v”和“dcm4clk”和一个Verilog顶层文件“top.v”）。
在Synplify.Pro环境中设置“Implementation Option”;（如果读者非常熟练的话，可以省略这步）
往CORE-Generator生成的两个Verilog文件中插入Synplify.Pro能够识别的指示这些指示告诉综合器如何处理这两个特殊的文件；
插入“/*synthesis syn_black_box*/”指示通知Synplify.Pro把模块当作黑箱子来处理，同时指示“/*synthesis syn_isclock=1*/”表示这个作为时钟输入端的端口不能被综合器识别，因为它除了端口名外没有下层结构；
将工程保存在合适的地方，然后综合这个工程；
在综合完成后，选择“Technology View”按钮来观察层次结构；（你可以发现内核文件已经被综合成黑箱子了）
继续深入了解“dcm4clk1”模块的结果；
不管你相信与否！Synplify.Pro已经生成了你所希望的东西。
（拥有专用Clock-Input-Buffer，IBUG连接的DCM结构，并且有一个从Global-Clock-Buffer，BUFG的反馈结构“CLKFB”）
第四章综合后的项目执行
执行是将生成的位文件下载到FPGA的最后一个步骤。
同时创建不同的时序模型（post-translate模型，post-map模型和post-PAR模型）和时序报告。
ISE，唯一可以用来执行的工具
ISE控制着设计流的各个方面。
通过Project Navigator界面，可以进入所有不同的设计实体和实际执行工具。
同时也可以访问于工程有关的文件和文档。
Project Navigator包含一个平坦的目录结构。
在演示项目中，ISE的一些贫乏的功能不得不让道给其他的第三方软件，例如ModelSim.Pro 和Synplify.Pro，因此ISE一般仅仅被用作执行工具。
启动ISE，用“EDIF”作为文件输入；（“EDIF”文件由Synplify.Pro软件生成，作为终端设计文件，可以被大多数的FPGA开发环境识别，例如ISE，Quartus，ispLevel。
）
在建立了ISE工程后，可以加入其他两个文件，一个是与内核相关的“*.xco”文件，另一个是与DCM结构有关的“*.xaw”；
现在可以生成需要仿真的所有的模块；（点击下划红线的选项）
如果想仿真post-PAR模块，最好首先定义引脚，特别是专用的外部时钟引脚；
启动“map”程序中的“Floorplaner”选项来定义引脚；
“DCMs”和“IBUFGs”应该被放在正确的位置。
第五章不同类型结构的仿真
仿真是用来验证设计的时序和功能是否正确的调试方法之一。
在验证调试电路和观察波形的过程中，应该进行四个不同类型的仿真。
同的仿真类型针对的不同的平台。
功能仿真用来验证设计的功能是否正确；
post-translate仿真用来验证设计的基于原语延时；post-map仿真用来仿真基于原语延时和网络延时；最后，post-PAR仿真在post-map仿真的基础上加入了输入输出和布线延时。
我不会给出演示设计的全部详细的仿真过程，但是给出了重点和重要的步骤。
只给出了post-PAR仿真过程，列出了对于所有其他三种仿真需要的不同文件。
（实际上，不同的文件是不同的参考时序模型:<DesignName>_translate.v是post-translate模型，<DesignName>_map.v是post-map模型。
）
对于post-PAR仿真，需要四种类型的文件，“glb1.v”是用来作FPGA全局复位的（从“$Xilinx/verilog/src”目录中拷贝），“<DesignName>_timesim.v”用来作post-PAR仿真（必须命名为<DesignName>.v），<TestBenchName.v>用来作仿真用和<DesignName>_timesim.sdf 用来作时序后注。
post-map仿真跟上述类似，post-translate没有“*.sdf”文件，功能仿真除了没有“*.sdf”文件外还没有“glb1.v”文件；
通过点击“Simulation”菜单下的“Start Simulation”命令把前面讨论过的三个Xilinx库文件加入到当前仿真库中；
在“Design”栏中选择“glb1”和“<TestbenchName>”，仿真设计；
在“Transcript”窗口中输入“add wave*”命令，你就可以到在波形窗口中出现了信号。
来源：电子开发网。