Quartus调用ModelSim仿真教程
Quartus-II调用modelsim仿真方法
方法1：在quartus ii 11.0环境下，编辑生成并修改quartus生成的test bench文件，采用手动设置激励形成波形（有很多缺陷）。
具体步骤：1.新建工程在test目录下创建工程fulladder然后直接finish;2.编写VHDL：New一个VHDL FILE,输入代码：library ieee;use ieee.std_logic_1164.all;ENTITY fulladder IS PORT( a,b,cin : IN STD_LOGIC;s,cout: OUT STD_LOGIC);END fulladder;ARCHITECTURE fulladder OF fulladder ISBEGIN s<= a XOR b XOR cin;cout <=(a AND b) OR (a AND cin) OR (b AND cin);END fulladder;保存在test目录下，文件名为默认fulladder。
3. 在Quartes II 11.0界面菜单栏中选择 Tools-->options选项卡中选中EDA tool options,在该选项卡中下面的ModelSim-Altera一项指定安装路径为（如d:/Altera/11.0/modelsim_ae/win32aloem)4.在Quartes II 11.0界面菜单栏中选择Assignments->Settings。
选中该界面下EDA Tool settings中的Simulation一项；Tool name中选择ModelSim-Altera;Format for output netlist中选择开发语言的类型VHDL或其它,如图：然后点击APPLY应用和OK。
5.设置完成后，编译工程：在Quartus II 11.0界面菜单栏中选择菜单栏选择Processing-->start Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。
在quartusII中用modelsim-altera仿真
在quartusII中用modelsim_altera做功能仿真1.设置modelsim_altera的执行路径（即其安装路径中的可执行文件的路径）（1）Tool→Options（2）打开如下图：（3）选择general →EDA Tool Options，在右侧的窗口中选择Modelsim_Altera，在Location of Executable中单击，用浏览的方式找到该软件的安装路径中的可执行文件路径，单击确定。
到此仿真软件的设置基本完成了。
2.项目仿真当我们建立一个新的项目时是需要对其中代码进行仿真的，整个过程需要三步：2.1首先，要预先设置仿真软件；下面介绍如何预设仿真软件。
1.Assignments→Settings…2.打开如下界面3选择“Simulation”，右侧设置按上图设置。
2.2其次，仿真之前需要编写测试平台，测试平台有两种的方法：●直接建立XX.v文件●在quartusII中自动生成测试平台模板文件，文件为XX.vt文件下面介绍如何自动生成测试平台模板文件。
1.Processing→Start→Start Test Bench Template Writer注意：要生成testbench模板的前提条件是为项目选择预用的仿真软件，然后模块必须编译成功。
Testbench模板生成后的默认路径为：项目目录\simulation\modelsim\项目名.vt（因为刚才在预设置仿真软件时的“Output Directory”选择的是默认的值simulation\modelsim）。
2.对于自动生成的测试平台模版需要打开修改测试激励信号，这里不做介绍，很简单的。
2.3改写完后要在项目里添加测试平台文件到项目里。
1.Assignments→Settings…2.在打开界面做如下操作：（1）选择“Compile test bench”，然后单击“Test Benches…”（2）打开下面的窗口（3）单击“New”打开下面的窗口，且按图中填写相关信息这个窗口是用来输入testbench的资料和选择testbench的路径的。
Quartus 中设置modelsim 仿真
目录Quartus中设置modelsim仿真 (1)一、运行环境 (1)2.1、在Quartus中设置仿真环境 (1)2.2在Quartus中设置仿真参数 (3)2.3仿真 (5)Quartus中设置modelsim仿真一、运行环境1.1软件环境：Quartus V11.1Modelsim10.0.Cwindows7.01.2硬件环境芯片：MAXII EPM1270T144二、设置过程2.1、在Quartus中设置仿真环境点上图中的【Launch Simulation Library Compiler】,处在上图中我们按数字顺序设置:①仿真工具路径及我们安装的modelsim的路径，记住是modelsim.exe所在文件位置。
②选择我们要使用的仿真库，我们现在用的是maxII系列的，所以选择它，如你还要其它的，可以自己选择③选择仿真语言，你用verilog编写的测选择verilog④设置编译后的输处路径⑤选择是否将设置加到工程中设置好后点【StartCompilation】开始编译编译完成后会出现以下窗口点OK后，我们会看到一些信息如上的信息则表示没有问题2.2在Quartus中设置仿真参数回到主窗口，按下图中步骤打开设置窗口设置窗口如下，在category中点【EDA Tool Settings】中的【Simulation】按上图中的，先选择Tool Name再一步一步设置设置完1，2，3步后开始设置第4步，设置quartus与modelsim的链接按下图操作先选择Compile test bench，再点击【Test benches】按钮，打开设置窗口按上图1、2、3、4设置好后，开始添加仿真驱动文件（此驱动文件就是modelsim仿真文件了，要自己编写，但不需要加到工程中。
我写的是一个sim.v文件，sim.v中的模块名也为sim.2.3仿真做完以上操作就可以进行仿真了仿真前先编译一下工程文件，如没有任何问题则可以进行以下操作点击仿真按钮后，Quartus就会自动调用modelsim了。
quartus 中调用modelsim仿真
quartus 中调用modelsim仿真
在quartus中调用modelsim仿真，不需要调用额外的库，因为一直以来没有完完整整的好好认真的学习altera fpga，所以一直是旁门左道的折腾，导致学到的，一段时间后又忘记了，所以现在做点笔记，下次忘记的时候能不走弯路。
1.打开quartus，在setting中选择modelsim-altera，配置如下图1，
,
1
2.选择nativelink setting的test benches....,跳出test benches对话框，选择new。
3.在edit test bench settings中，填写test bench name ,top level module in test benchy
以及design instance name in test bench，其中前两个名字可以一样，即顶层文件名，最后一个随便。
4.填写end simulation at时间，即停止仿真时间。
5.file name中添加仿真文件，点add，点OK，即可
6.重新编译
7.tools ,run eda simulate tool,rtl eda simulation.
8.结束，直接进入modelsim altera界面仿真。
2014-06-24--------------------------------------------------------------------angry_kua_max。
如何能从Quartus II中调用Modelsim进行仿真
如何从Quartus II中调用Modelsim进行仿真--穆永强版本说明：Quartus II 11.0版本；ModelSim-Altera 6.6d版本。
一、设置第三方EDA工具在Tools -> Options中设置ModelSim的安装路径，注意要设置到win32文件夹（64位软件对应的就是win64）。
在Assignments -> Settings中设置仿真工具为ModelSim。
这样Quartus就能无缝调用ModelSim了。
二、编写Testbench我们可以通过Quartus自动生成一个Testbench的模板，选择Processing -> Start -> Start Test Bench Template Writer，等待完成后打开刚才生成的Testbench，默认是保存在simulation\modelsim文件夹下的.vt格式文件。
打开vt文件后可以看到Quartus已经为我们完成了一些基本工作，包括端口部分的代码和接口变量的声明，我们要做的就是在这个做好的模具里添加我们需要的测试代码。
一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。
‘timescale 1ns/ 1ps表示仿真的单位时间为1ns，精度为1ps。
想要进行仿真首先要规定时间单位，而且最好在Testbench里面统一规定时间单位，而不要在工程代码里定义，因为不同的模块如果时间单位不同可能会为仿真带来一些问题，而timescale本身对综合也就是实际电路没有影响。
其实Testbench本身可以看做一个模块或者设备（本例中的模块名为add_vlg_tst），和你自己编写的模块进行通信。
通过Testbench模块向待测模块输出信号作为激励，同时接收从待测模块输出的信号来查看结果。
因此，在待测模块中的reg型信号在Testbench中就变成了wire，待测模块中的wire型信号在Testbench 中则对应为reg型。
quartus与modelsim联合仿真步骤总结自己
1.首先安装好quartus和modelsim2.复制altera quartus eda sim_lib 中对应芯片的.v文件到modelsim文件夹内3.打开quartus新建工程在第四步eda tool setting 中simulation选项中选择modelsim 语言默认为veillog 后面不打勾4.assignments settings eda stimulation工具选择modelsim 路径选择modelsim安装的路径写到win32这一步点击确定至此准备工作全部完成5.写veillog 程序然后保存编译编译后会在我们的工程目录下生成simulation文件夹，里面又有一个modelsim文件夹。
6.创建或者是编写testbench引导文件简单的可以创建复杂的需要自己编写quartus自己创建不了这是一个端口引导文件目的是建立modelsim和quartus之间的桥梁能够让modelsim创建出我们需要的与quartus中相匹配的端口并且执行相同的功能这些功能执行信息都存放在了testbench引导文件当中7.创建testbench文件过程：Processing->Start->Start Test Bench Template Write这时创建的testbench文件存放在4中所说的modelsim文件夹中以.vt为后缀名以工程名命名8.添加该文件：Assignments->EDA Tool Settings选择Simulation设置仿真环境在NativeLink settings中选择Compile test bench并点击后面的Test Benches 在Test Benches中点击New设置Test Bench属性在Test bench entity栏一定要填写刚刚我们创建的testbench文件的实体名即module top_vlg_tst();中的top_vlg_tst。
quartus的modesim仿真过程
1.撰写testbench激励文件：单击Quartus中的菜单‘Processing’->‘start’->‘Start Test Bench Template Writer’，如图一所示，自动生成激励模板（*.vt）。
打开该模板，并填写完整，保存，编译。
Testbench 常用语：●clk<= not clk after 10 ns;●process beginwait for 10 ns; clk<='1';wait for 10 ns; clk<='0';end process;●en <= '0' after 0 ns,'1' after 50 ns,'0' after 850 ns,'1' after 900 ns;2. Modelsim和Quartus的连接。
单击Quartus中的菜单‘Tools’->‘options’，如图二所示。
随后出现图三所示的窗口，点击左边菜单树下的‘Eda Tool Options’，再将原先modelsim的启动路径拷贝到‘Modelsim’的空白处，或单击右侧的‘。
’选择启动路径。
最后点击Ok，连接生效。
图二图三3. 设置编译信息。
单击Quartus中的菜单‘Assignment’->‘Settings’，如图四所示。
随后进入图五所示的Settings 界面，点击左侧菜单树‘EDA Tool Settings’下的‘Simulation’，右边的窗口出现Simulation 界面，并进行如图五的设置。
其中点中‘Compile test bench’左边的圈圈后，再点击右侧的按钮‘Test Benches。
’进入图六所示的界面，点击右上按钮‘New’进入图七所示的‘New Test Bench Settings’界面，填入相关信息：激励文件名（1），激励文件实体名（2），激励文件中的例化名（3），最大仿真时间（4），和激励文件的具体路劲（5）。
Quartus用modesim仿真
功能仿真1在这个路径下找到C:\altera\90sp2\quartus\eda\sim_lib找到相应的系列(CycloneII)cycloneii_atoms.v2把cycloneii_atoms.v复制到工程文件下Simulation中的Modesim文件中3启动modesim4取名为相应的系列名字(CycloneII)5在生成的新库下编译(选中生成的测试脚本文件和cycloneii_atoms.v,和--------.vo三个文件进行编译)--------------编译完成后,右键refresh6,双击测试脚本文件7 add to wave时序仿真1.退出当前(File—close—dataset--sim)2 新建project工程名:随意.路径在quartus工程中的Simulation中的Modesim文件中默认的库名(CycloneII)3添加已经存在的文件(选中生成的测试脚本文件和cycloneii_atoms.v,和----.vo和---.sdo四个文件)4complie(complie al l)5 编译完成后到library(库名(CycloneII))里refresh6,双击测试脚本文件7 add to wave8这个步骤(可以看到时序的信息)以后,如果又想仅仅看看功能仿真到quartus工程中的Simulation中的Modesim文件中找到上述讲到的----.vo文件，打开后注释掉initial（”……………sto”）这一句，即可又仅仅查看功能信息在重新编译一下complie(complie al l)双击测试脚本文件add to wave此时又能看到功能仿真了。
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选择 Specify Design Unit 工作库下的目标文件，点 Next，出现下面对话框
可以指定 Testbench 的名称以及要编译到的库等， 此处我们使用默认设置直接点 Finish。 这时在 Testbench 内会出现对目标文件的各个端口的定义和调用函数
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5.4 编译待测文件
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2.3 破解详解 （1）产生 License 运行安装文件夹的 crack 目录下的 keygen.exe 文件，点击 generate
生成 license.dat 文件
（2）拷贝 License 文件到安装目录 将生成的 license 文件复制到 modelsel se 的安装目录 D:\Modeltech_6.0\win32 下。 （3）建立环境变量 右键点击桌面我的电脑图标，属性->高级->环境变量->（系统变量）新建。按下图所示 内 容 填 写 ， 变 量 值 内 如 果 已 经 有 别 的 路 径 了 ， 请 用 “;” 将 其 与 要 填 的 路 径 分 开 。 \license.dat LM_LICENSE_FILE = D:\Modeltech_6.0\win32 D:\Modeltech_6.0\win32\license.dat
安装目录下有安装文件 mti60se 和破解文件夹 crack。 破解文件夹内存放 keygen 和安装 说明。
2.2 安装过程 � 解压安装工具包 运行 Modelsim Se v6.0 目录中的的自解压缩安装文件 mti60se.exe，如下图所示。
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～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 5.3 添加待测文件
建立工程后出现如下对话框，点 Create Existing File 添加文件。
～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 编译完成后，如果没错误则在文件名后出现“√”符号。 5.5 编写仿真文件 执行 File->New->Source->verilog ，或者直接点击工具栏上的新建图标，会出现一个 verilog 文档编辑页面， 在此文档内设计者即可编辑测试台文件。 需要说明的是在 Quartus 中 许多不可综合的语句在此处都可以使用，而且 testbench 只是一个激励源产生文件，只要对 输入波形进行定义以及显示一些必要信息即可，切记不要编的过于复杂，以免喧宾夺主。 Modelsim 提 供 了 很 多 Testbench 模 板 ， 我 们 直 接 拿 过 来 用 可 以 减 少 工 作 量 。 点 View->Source->Show Language Templates 然后会出现一个加载工程，接着你会发现在刚才 的文档编辑窗口左边出现了一个 Language Templates 窗口，见下图。
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当出现 Install Hardware Security Key Driver 时选择否。
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当出现 Add Modelsim To Path 选择是。
双击 Creat Testbench 会出现一个创建向导，见下图。
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3. 仿真种类 Modelsim 的仿真分为功能仿真 （前仿真或代码仿真） 和后仿真 （门级仿真和时序仿真） ， 下面先具体介绍一下两者的区别。 5 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ @ 珠联璧合 xlzhu xlzhu@
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选择安装方式 等待解压缩完成之后，会出现 Modelsim Se v6.0 的安装选择画面，如图所示
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安装及仿真使用教程
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点 Browse 选择所要添加的文件（如 div8.v）
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～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 3.1 功能仿真 前仿真也称为功能仿真， 主旨在于验证电路的功能是否符合设计要求， 其特点是不考虑 电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合 FPGA 代码是用 RTL 级代码语言描述的，其输入为 RTL 级代码与 Testbench。 3.2 后仿真 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以 后， 综合考虑电路的路径延迟与门延迟的影响， 验证电路能否在一定时序条件下满足设计构 想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、 Testbench 和扩展名为 SDO 或 SDF 的标准时延文件。SDO 或 SDF 的标准时延文件不仅包含 门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选 的，检查设计时序与实际的 FPGA 运行情况是否一致，确保设计的可靠性和稳定性。 使用综合软件综合后生成的门级网表进行仿真，不加入时延文件的仿真就是门级仿真。 可以检验综合后的功能是否满足功能要求，其速度比功能仿真要慢，比时序仿真要快。 在门级仿真的基础上加入时延文件（ .sdf）的仿真就是时序仿真，比较真实地反映了逻 辑的时延与功能。 综合考虑电路的路径延迟与门延迟的影响， 验证电路能否在一定时序条件 下满足设计构想的过程，是否存在时序违规。 5. 功能仿真的基本步骤 5.1 创建工作文件夹 在执行一个仿真前先建立一个单独的文件夹（如 stimulus） ，后面的操作都在此文件下 进行，以防止文件间的误操作。把待测试的模块放置到该文件夹里，然后启动 Modelsim 将 当前路径修改到该文件夹下，修改的方法是点 File→Change Directory 选择刚刚新建的文 件夹见下图。
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～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ � 出现 Modelsim License Wizard 时选择 Close。
选择 FULL Product 安装模式，出现下图所示的安装界面
选择 next � 选择安装路径 当出现下图时，点 Browse，选择 Modelsim 的安装路径后，点 next。
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5.6 添加时钟初始化代码 时钟初始化有多种方式，ModelSim 中内部就带有时钟的初始化形式。 //clock initiation // the first method initial //clock generator begin clk_4k = 0; #period; forever #period clk_4k = ~clk_4k; end
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