数字ic设计经验分享
FPGA CPLD 数字电路设计经验分享(经典)
FPGA/CPLD数字电路设计经验分享摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。
关键词：FPGA 数字电路时序时延路径建立时间保持时间1 数字电路设计中的几个基本概念：1.1 建立时间和保持时间：最小建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2）图1 建立时间和保持时间关系图注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。
在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。
建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。
保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。
因此合理的设计系统的时序是提高设计质量的关键。
在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
1.2 FPGA中的竞争和冒险现象信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。
浅谈数字IC设计技术(一)
浅谈数字ＩＣ设计技术(一)摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。
根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。
所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。
关键词:数字系统；IC；设计一、数字IC设计方法学在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。
它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。
基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。
对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。
基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。
采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。
对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。
基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。
专家来谈：IC设计高手的成长之路
EDA技术的学习：对于IC设计者来说，EDA工具意义重大，透过EDA工具商的推介，能够了解到新的设计理念。国内不少IC设计者，是单纯从EDA的角度被带入IC设计领域的，也有很多的设计者在没有接触到深亚微米工艺的时候，也是通过EDA厂家的推广培训建立基本概念。同时，对一些高难度的设计，识别和选择工具也是十分重要的。
如何成为IC设计高手？如何提高自己的设计能力？自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更强，所以学习起来也有些更有意思的地方。这里就斗胆跳过基本电子知识的方面，单就一些特别的地方来表达一下个体的感受。
首先，作为初学者，需要了解的是IC设计的基本流程。应该做到以下几点：基本清楚系统、前端、后端设计和验证的过程，IC设计同半导体物理、通信或多媒体系统设计之间的关系，了解数字电路、混合信号的基本设计过程，弄清楚ASIC，COT这些基本的行业模式。窃以为这点对于培养兴趣，建立自己未来的技术生涯规划是十分重要的。学习基本的设计知识，建议读一下台湾CIC的一些设计教材，很多都是经典的总结。
4、另外，你需要知识的交流，要重视同前端或系统的交流，深刻理解设计的约束条件。作为初学者，往往不太清楚系统，除了通过设计文档和会议交流来理解自己的设计任务规范，同系统和前端的沟通是IC设计必不可少的。所谓设计技巧，都是在明了约束条件的基础上而言的，系统或前端的设计工程师，往往能够给初学者很多指导性的意见。
专家来谈：IC设DA
古人云：“师傅领进门，修行在个人”，但对于很多一告别学校生涯就踏入社会的工程师来说，由于存在或多或少的利益竞争，他们很少碰到能领路的“师傅”。这是令很多设计工程师头疼和困惑的问题。如何成为IC设计高手？如何提高自己的设计能力？你是不是一直在思考这样的问题。现在就来看一看深圳国微技术有限公司系统总监孙建宁先生关于“IC设计高手的成长之路”的经验之谈。
电子电路设计中的数字集成电路设计方法
电子电路设计中的数字集成电路设计方法数字集成电路（Digital Integrated Circuit，简称DIC）设计方法在电子电路设计领域中扮演着至关重要的角色。
数字集成电路广泛应用于各种电子设备中，如计算机、通信设备、消费电子产品等。
本文将介绍几种常用的数字集成电路设计方法，并讨论其特点与应用。
一、全定制设计方法全定制设计方法是一种基于传统工艺的数字集成电路设计方法，它通过精确地定义电路的每个元件参数，将电路设计为完全定制化的形式。
在全定制设计方法中，设计师需要手动绘制电路原理图，并进行详细的手工布局和连线。
这种方法具有高度的灵活性和设计自由度，可以满足各种特定应用的需求。
然而，全定制设计方法需要投入大量人力与时间，成本较高，因此更适用于小批量、高性能的电路设计。
二、半定制设计方法半定制设计方法是介于全定制设计和可编程门阵列设计之间的一种设计方法。
在半定制设计方法中，设计师通过使用逻辑门库和标准元件库，将电路的逻辑功能和部分布局进行自定义，而其他部分则采用标准单元的形式。
这种方法兼具了全定制设计的灵活性和可编程门阵列设计的高效性，能够在满足设计需求的同时，有效地减少设计时间与成本。
半定制设计方法广泛应用于中小规模、低功耗的数字集成电路设计。
三、可编程门阵列（Programmable Gate Array，简称PGA）设计方法可编程门阵列设计方法是一种基于Field Programmable Gate Array （FPGA）的数字集成电路设计方法。
在可编程门阵列设计方法中，设计师通过在FPGA上进行逻辑配置，将电路设计实现为可编程的形式。
这种方法具有高度的灵活性和可重构性，能够适应快速变化的设计需求。
然而，相比于全定制设计和半定制设计方法，可编程门阵列设计方法在性能和功耗上存在一定的折中。
可编程门阵列设计方法主要应用于中小规模、低功耗的数字集成电路设计，以及快速原型验证与系统开发。
四、可重构计算机设计方法可重构计算机设计方法是一种基于可重构计算机架构的数字集成电路设计方法。
IC设计中常用的电路设计技巧与经验分享
IC设计中常用的电路设计技巧与经验分享电路设计是IC设计中不可或缺的一部分，它涉及到模拟电路、数字电路、射频电路等多个领域。
本文将从信号传输、降噪、时序设计等多个方面，分享一些常用的电路设计技巧与经验。
1. 信号传输方面在电路设计中，信号传输是一项非常重要的工作。
在信号传输过程中，信号存在着信号衰减、噪声干扰等问题。
如何在信号传输中保证信号质量呢？（1）阻抗匹配当信号源与接收器之间存在着阻抗不匹配时，会导致信号反射、信噪比下降等问题。
因此，在电路设计中要通过阻抗匹配来保证信号传输质量。
在实际设计中，可以通过调整电阻、电容等元器件的数值来实现阻抗匹配。
（2）信号放大和滤波在信号传输过程中，信号需要经过放大和滤波才能达到最终的目的。
放大电路可以将信号放大到足够的幅度，以确保信号可以被正常传输。
滤波则可以去除信号中的高频噪声和低频噪声，提高信号的可靠性和稳定性。
在实际设计中，要根据信号的特点选择合适的放大电路和滤波电路。
2. 降噪方面噪声是电路设计中不可避免的问题，它会干扰信号的传输和处理，降低系统的可靠性和性能。
如何在电路设计中降低噪声呢？（1）提高阻抗匹配度当电路中存在着阻抗不匹配时，会导致信号的反射和传输质量的下降，从而增加噪声。
因此，在电路设计中要通过阻抗匹配来尽量减小噪声。
（2）降低噪声来源在电路设计中，可以通过减少噪声来源来降低总噪声。
例如，可以通过选择更好的元器件、布线等方法来减少噪声来源，从而降低总噪声。
（3）加强屏蔽在电路设计中，可以通过加强屏蔽来阻止噪声的入侵。
例如，在高频电路中，可以采用金属屏蔽箱对电路进行屏蔽，以减小噪声的影响。
3. 时序设计方面时序设计是电路设计中非常重要的一部分。
时序设计可以影响电路的工作频率、工作稳定性等多个方面。
如何在时序设计中保证电路的性能呢？（1）Clock 树设计在数字电路中，时钟信号是驱动电路的核心信号。
时钟信号的传输需要考虑时钟的分配、时钟门控、时钟反相等问题。
数字IC设计——整理
数字集成电路设计整理一、概念1. ASIC——Application Specific Integrated Circuit专用集成电路ASIC在批量生产时与通用集成电路(IC)相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。
ASIC分为全定制和半定制。
全定制设计需要设计者完成所有电路的设计，半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。
全定制能够比半定制的ASIC芯片运行速度更快。
2.IP——Intellectual Property知识产权3.数字后端指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。
其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。
作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC 设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。
4.Standard Cell——标准单元库5.RTL——寄存器传输级描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。
逻辑值被存储在寄存器中，通过一些组合逻辑对其要求值，随后将结果存储于下一个寄存器。
RTL的功能类似于软件与硬件之间的桥梁。
是与工艺无关的网表的文本结构描述。
6.布局（Place）布线(Route)布图规划floorplan比布局更重要。
规划包括指令，macro的放置，电源线的设计power plan。
floorplan一旦确定，芯片的面积就定下来了，也与整个设计的timming和布通率有很大关系。
数字IC设计与综合
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file:///C|/Documents and Settings/zfshen/Desktop/2 编码中考虑时延--Mountain Notebook.txt[10/18/2010 4:40:17 PM]
是库中选择了适当元件替代通用元件，可见第二步的综合过程主要是根据约束条件针对组合逻辑进行的。 从这个简单的例子可以看出，综合的基本过程，包含了两个步骤：第一是生成和工艺无关的电路，其结果完全 由ＴＲＬ级设计决定；第二个过程主要完成组合逻辑的优化和器件的选择，它的结果是由约束条件和工艺决定 的。 ， Ｂｙ ｘｉａｆｅｎｇ ｜ 阅读全文（１３４） ｜ 回复（０） ｜反映问题 ｜ 引用通告（０） ｜ 编辑 上一篇：２ 编码中考虑时延 下一篇：数字系统设计中的低功耗设计原则
１ＲＴＬ级设计的综合结果－－Ｍｏｕｎｔａｉｎ Ｎｏｔｅｂｏｏｋ载入中．．．｜ 载入中．．．＇ｓ ｂｌｏｇ２００８－９－２２ １１：２６：００ １ＲＴＬ级设计的综合结果 ０ 推荐 综合的第一步是根据ＲＴＬ级设计生成一个与具体实现工艺无关的通用电路，然后在此基础上对这个电路进行优 化，以满足约束条件的要求，如速度、面积和功耗等。优化的过程需要使用目标器件的工艺库。如果综合的结 果没有满足条件，则需要新的综合，甚至修改ＲＴＬ设计。
优化过程可以分为３个步骤：高级优化、逻辑级优化和门级优化。这３级优化构成了综合的过程，任何一级 优化的失败都会影响综合的结果。 高级优化主要是将ＲＴＬ设计映射成通用的工艺单元：一般是有三种类型的高级优化：资源共享、公共表达 式共享和实现选择。 资源共享首先判断代码中哪些不同行中的操作符可能被共享，然后判断共享他们会不会改善延时特性。只要共 享不会使得延时情况恶化，则进行共享，因为资源共享至少可以减少设计的面积。资源共享需要以下的条件： １．操作符必须位于条件语句的条件分支的表达式中，如ＣＡＳＥ或ＩＦ语句。同时这些条件分支必须是互斥的，而且 必须位于同一个过程之中。 ２．不同的条件语句是无法共享的，多个ＣＡＳＥ语句间是无法实现共享的 ３．必须存在时间约束。如果没有时间约束，那么优化可能是针对面积的，资源共享就不会考虑时延。 公共子表达式共享首先分析是否有可能共享多个赋值语句中重复的子表达式，然后判断这种共享是否会改 进时延特性。这种共享是有条件的： １．公共的子表达式必须有相同的顺序，如Ｙ＝Ａ＋Ｂ＋Ｃ，Ｙ＝Ａ＋Ｂ＋Ｄ中的Ａ＋Ｂ可能共享；而Ｙ＝ Ｂ ＋ Ａ ＋ Ｃ，Ｙ＝Ａ＋Ｂ＋Ｄ却不 行。 ２．括号可以帮助工具识别公共的子表达式。 ３．需要有时间的约束。 实现选择决定使用什么样的结构来实现一个给定的操作符。通常实现一个操作符可以有不同的方法，这些方法 有利有弊。例如，加法器可能是超前进位结构加法器或是行波进位加法器。实现选择的过程首先根据不同的实
数字IC设计
数字IC设计数字IC设计是指采用数字电路元件和技术，在符合设定功能要求的基础上，实现指定功能的集成电路设计。
数字IC设计是集成电路设计的一个重要分支，该设计应用面广，广泛应用于通信、计算机、工业、家用电器等领域中。
本文将从数字IC设计的概念、发展历程、设计方法、常用的设计工具等方面进行探讨。
一、数字IC设计的概念数字IC设计是指使用数字电路元件及技术，在设定的功能要求的前提下，实现指定功能的集成电路的设计。
数字IC设计是由组合逻辑、时序逻辑、存储器等数字电路元件构成的。
数字IC设计的核心是实现数字电路设计的复杂性，在各种复杂的应用领域中，进行数字电路系统的快速设计和优化。
数字IC设计的关键是实现函数逻辑关系的描述和形式化，使用数字语言，对电路系统的逻辑关系进行严格的描述和方便化的实现。
数字IC设计具有复杂性、可扩展性、可靠性、精度高、功耗低等特点。
二、数字IC设计的发展历程数字IC设计发展历程从20世纪60年代开始，到今天数十年来经历了从基础到高级的一系列发展过程。
其中有一些重要的里程碑事件，大大促进了数字IC设计的发展。
早期的数字IC设计是使用硬件直接链接模拟电路实现，其设计过程比较简单，如模拟计算器。
1971年，美国Texas Instruments公司推出了世界上第一款集成电路计算器TMS0100，该计算器采用了数字IC设计技术进行实现。
在此之后，数字IC设计开始迎来了快速的发展，人们越来越依赖集成电路和数字IC设计技术带来的方便和高效性。
20世纪80年代，数字IC的设计和制造技术日趋成熟，数字IC的速度和芯片的集成度愈加高。
随着数字IC设计技术的不断提高和发展，出现了大规模集成（LSI），超大规模集成（VLSI）和超高规模集成（UHVSI）等技术，这一系列的技术标志着数字IC设计的进一步发展。
21世纪以来，数字IC设计技术与微电子技术的迅速发展，尤其是3D器件、功能扩张技术和生物微型芯片等的出现，有力地推动了数字IC设计技术向更为高级、复杂和智能方向发展，以应对日益复杂的计算和控制技术需求。
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摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。
根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。
所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。
关键词:数字系统；IC；设计
一、数字IC设计方法学
在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。
它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。
基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。
对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。
基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。
采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。
对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。
基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。
二、典型的数字IC开发流程
典型的数字CI开发流程主要步骤包含如下24方面的内容:
(1)确定IC规格并做好总体方案设计。
(2)RTL代码编写及准备etshtnehc代码。
(3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。
(4)功能仿真以验证设计的功能正确。
(5)完成设计综合，生成门级网表。
(6)完成DFT(可测试设计)设计。
(7)在综合工具下完成模块级的静态时序分析及处理。
(8)形式验证。
对比综合网表实现的功能与TRL级描述是否一致。
(9)对整个设计进行Pre一layout静态时序分析。
(10)把综合时的时间约束传递给版图工具。
(11)采样时序驱动的策略进行初始化nooprlna。
内容包括单元分布，生成时钟树
(12)把时钟树送给综合工具并插入到初始综合网表。
(13)形式验证。
对比插入时钟树综合网表实现的功能与初始综合网表是否一致。
(14)在步骤(11)准布线后提取估计的延迟信息。
(15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。
(16)静态时序分析。
利用准布线后提取出来的估计延时信息。
(17)在综合工具中实现现场时序优化(可选项)。
(18)完成详细的布线工作。
(19)从完成了详细布线的设计中提取详细的延时信息。
(20)把步骤(19)提取出来的延时信息反标给综合工具和静态时序分析工具。
(21)Post-layout静态时序分析。
(22)在综合工具中实现现场时序优化(可选项)。
(23)Post一alyout网表功能仿真(可选项)。
(24)物理验证后输出设计版图数据给芯片加工厂。
对于任何CI产品的开发，最初总是从市场获得需求的信息或产品的概念，根据这些概念需求，CI工程师再逐步完成CI规格的定义和总体方案的设计。
总体方案定义了芯片的功能和模块划分，定义了模块功能和模块之间的时序等内容。
在总体方案经过充分讨论或论证后开始CI产品的开发。
CI的开发阶段包含了设计输入、功能仿真、综合、DFT(可测试设计)、形式验证、静态时序分析、布局布线等内容。
而CI的后端设计包括布局、插入时钟树、布线和物理验证等内容，后端设计一般能在软件中自动完成，如SIE软件就能自动完成布局布线。
三、IC开发过程介绍
IC开发过程包括设计输入、功能仿真、综合、可测试性设计DFT、形式验证、静态时序分析、布局、插入时钟树、布线、物理验证等内容，下面分别进行详细介绍。
设计输入:一般包括图形与文本输入两种格式。
文本输入包括采用verilog和vHDL两种硬件描述语言的格式，verliog语言支持多种不同层次的描述，采用硬件描述语言主要得益于采用综合器来提高设计效益;图形输入一般应该支持多层次逻辑图输入，主要应用在一些专门的电路设计中，但是图形输入耗时费力且不方便复用。
功能仿真:功能仿真的目的是为了验证设计功能的正确性和完备性。
搭建的测
试环境质量和测试激励的充分性决定了功能仿真的质量和效益，仿真工具也是比较多，而且功能比较齐全。
综合:所谓综合，就是将设计的HDL描述转化为门级网表的过程。
综合工具(也可称为编译器)根据时间约束等条件，完成可综合的TRL描述到综合库单元之间的映射，得到一个门级网表等;综合工具可内嵌静态时序分析工具，可以根据综合约束来完成门级网表的时序优化和面积优化。
可测试性设计DFT:目前大多数CI设计都引入可测试结构设计，一般在电路初步综合后可进行DFT 设计。
典型的DFT电路包括存储单元的内建自测BIST电路、扫描链电路和边界扫描电路。
BIST电路是为了测试而设计的专门电路，它可以来自半导体生产厂商，也可以用商用的工具自动产生。
扫描链电路一般是用可扫描的寄存器代替一般的寄存器，由于带扫描功能的寄存器的延时与一般的寄存器并不一致，所以在综合工具进行时序分析时最好就能考虑这种“附加”的延迟。
边界扫描电路主要用来对电路板上的连接进行测试，也可以把内部扫描链的结果从边界扫描电路引入。
形式验证是一种静态的验证手段，它根据电路结构静态地判断两个设计在功能上是否等价，从而判断一个设计在修改前和修改后其功能是否保持一致。
静态时序分析:静态时序分析是CI开发流程中非常重要的一环。
通过静态时序分析，一方面可以了解到关键路径的信息，分析关键路径的时序;另一方面，还可以了解到电路节点的扇出情况和容性负载的大小。
布局:布局被认为是整个后端流程最关键的一步，布局首先是在满足电路时序要求的条件下得到尽可能小的实现面积，其次布局也是把整个设计划分成多个便于控制的模块。
布局的内容包括把单元或宏模块摆放到合适的位置，其目的是为了最大限度地减小连线的RC延迟和布线的寄生电容效应，此外，良好的布局还可以减小芯片面积和降低布线时出现拥赛现象的几率。
插入时钟树:时钟树又称时钟，是指位于时钟源和它所有扇出的寄存器时钟输入端之间的BUFFER驱
动逻辑，时钟树通常根据物理布局情况生成。
时钟树的插入关键在于如何控制时钟信号延时和时钟信号扭曲，因为较大的延迟对解决电路的保持时间问题不利，较大的时钟扭曲往往增加寄存器锁存不稳定数据的几率。
但是时钟信号延迟和时钟信号扭曲问题是对矛盾，如果设计对两者都要求比较严格的话，时钟树的插入往往需要考虑比较多。
布线:布线分为两个阶段完成:预布线和详细布线，预布线时版图工具把整个芯片划分为多个较小的区域，布线器只是估算各个小区域的信号之间最短的连线长度，并以此来连线延迟，这个阶段并没有生成真正的版图连线。
详细布线阶段，布线器根据预布线的结果和最新的时序约束条件生成真正的版图连线。
但是如果预布线的时间比布局运行的时间还要长，这就意味着布局的结果是失败的，这时候就需要重新布局以减少布线的拥赛。
布局布线完成之后，EDA工具根据布局布线的结果产生电路网表，产生真正的互连线延迟数据，这样以前综合工具DC根据线负载模型计算出来的延迟数据与这些互连线延迟数据相比是不够精确的，因此把这些版图提取出来的互连线延迟数据反标给DC重新进行综合优化，如果生成的网表满足了时序、面积及功耗要求后就生成电路版图，电路版图经过验证就可以制成芯片。