CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应的形成机理和对抗措施研究
CMOS集成电路闩锁效应的形成机理和对抗措施研究
钱敏
【期刊名称】《苏州大学学报（自然科学版）》
【年(卷),期】2003(019)004
【摘要】以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn 结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集成电路得到广泛应用的根本保障.
【总页数】8页(P31-38)
【作者】钱敏
【作者单位】苏州大学,电子信息学院,江苏,苏州,215006
【正文语种】中文
【中图分类】TN433
【相关文献】
1.CMOS集成电路闩锁效应抑制技术综述 [J], 董丽凤;李艳丽;王吉源
2.高温CMOS集成电路闩锁效应分析 [J], 柯导明;陈军宁;周国祥;代月花;高珊;孟坚;赵海峰
3.基于CMOS集成电路闩锁效应理论的实践 [J], 樊海霞;朱纯仁
4.CMOS电路结构中的闩锁效应及其防止措施研究 [J], 龙恩;陈祝
5.CMOS集成电路闩锁效应抑制技术 [J], 董丽凤;李艳丽;王吉源
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CMOS闩锁效应
提纲1、闩锁效应闩锁效应是指CMOS器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2、闩锁效应机理2.1器件级别上图1 CMOS结构图如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P衬是NPN的基极，也是PNP的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。
再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。
当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流1。
2.2 集总元件上图1中的寄生晶体管连接关系可以用集总元件来表示，如图2所示，其结构实际上是一个双端PNPN结结构，如果再加上控制栅极，就组成门极触发的闸流管。
该结构具有如图3所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。
即双端PNPN结在正向偏置条件下，器件开始处于正向阻断状V时，器件会经过负阻区由阻断状态进入导通状态．这态，当电压达到转折电压BF种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)。
门极触发大大降低了正向转折电压。
图2 PNPN 双端器件 从上图可以推导出如下的关系其中，和⊥α 分别是PNP 和NPN 共基极增益，CO I 是集电极饱和电流。
对上式进行调整，得到如下关系：其中在低阻抗时，t CO I I /可以忽略，另，在一般情况下，0≠t I ，可以发现或者其中θ 代表s w R R 和在阻止闩锁上起的作用，θ=1表示所有的发射极电流都绕过电阻，也就是没有闩锁效应发生。
CMOS电路中的闩锁效应
闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。
虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。
闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。
这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。
闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。
CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。
由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。
N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。
在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。
在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS（互补金属氧化物半导体）集成电路是以CMOS技术制造的集成电路的一种。
闩锁效应是指当CMOS集成电路的输入电平处于一些特定范围时，输出电平会被锁定在一些特定状态，不受输入电平的变化影响。
闩锁效应的形成机理主要涉及CMOS技术中的晶体管、电荷积聚效应和电荷泄漏。
在CMOS集成电路中，晶体管是主要的工作元件，分为N型和P型晶体管。
当输入电压达到一定水平时，N型晶体管的栅电压会高于阈值电压，导致导通。
同时，P型晶体管的栅电压会低于阈值电压，导致截止。
然而，当输入电平处于特定范围时，一个P型晶体管的输出电平可能会反向传导至一个N型晶体管的输出端。
这样，输入电平的变化不会在输出端引起电平变化，从而导致闩锁效应的形成。
此外，在CMOS技术中，电荷积聚效应是另一个导致闩锁效应的原因。
由于晶体管的栅电极电容非常小，当输入电平超过一定值时，栅电极的电荷会得到积聚。
随着电荷的积聚，晶体管的截止状态会得到巩固，使其变得更难以改变。
这也会导致闩锁效应的形成。
对于闩锁效应的对抗措施，可以从电路设计上进行优化，以减少或消除闩锁效应。
一种常用的对抗措施是增加输入电阻。
通过增加输入电阻，可以降低输入电平的变化对晶体管输出端电流的影响，从而减少闩锁效应的发生。
另一种对抗措施是使用级联电路设计。
级联电路将多个CMOS晶体管连接起来，使其共同工作。
在这种设计中，晶体管的输出电平受到多个输入电平的影响，而不是单个输入电平。
这可以减小闩锁效应的发生概率。
此外，优化电流和电压的选择也可以减小闩锁效应的影响。
通过调整电流大小和电压水平，可以减少晶体管的栅电极电荷积聚效应，从而降低闩锁效应的发生。
最后，使用更高的供电电压也是一种对抗闩锁效应的方法。
通过增大供电电压，可以提高CMOS集成电路的工作稳定性，从而降低闩锁效应的可能性。
综上所述，CMOS集成电路闩锁效应形成机理与对抗措施主要包括晶体管的工作状态、电荷积聚效应和电路设计的优化等因素。
闩锁效应及版图设计注意事项
版图设计级抗闩锁措施
闩锁效应的避免措施
加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻；
增加扩散区的间距，尽可能使P阱和PMOS管的区域离得远一些，如输出级的 NMOS、PMOS放在压焊块两侧。
X 端闩如CM加锁果O限 效 满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效 满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间加入一层绝缘层，消除寄生PNPN结构，从根本上避免了闩锁效应。
I 限制电源的输出电流能力，防止电源提供电流过大，超过寄生PNPN结构导通所需的维持电流，这可以通过0.在7VCMOS的输入端或者输出
端加限流电阻来实现。
OUT
g
Rwell
外闩延锁衬 效底应O：就U将是器指T件CM制O作S在电接重路V掺中D杂在D衬电底源上VD的RD低和w掺地el杂线l 外GN延D层之中间，，降由低于R寄su生b的. NPN和PNP相互影响，形衬成底 PNPN结构，在特定条件下会产生
少数载流子保护环：P+环围绕Nwell外侧，并接GND构成空穴少子保护
VDD
环，避免PMOS的空穴注入到NMOS区；N+环围绕NMOS，并接VDD
CMOS集成电路闩锁效应抑制技术
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ＥＬＥＣＴＲＯ ＮＩ ＣＳ ＆ Ｐ ＡＣＫＡ ＧＩ Ｇ Ｎ
总 第８ ９期 ２ｌ ０ ０年 ９月 Fra bibliotek× 路
计 ；
Ｃ Ｓ集成 电路 闩锁效 应 抑制技术 ＭＯ
董 丽凤 ，李艳 丽 ，王 吉 源
（ 江西理工大学信息工程学院 ，江西 赣少Ｉ ４ ０ ０ Ｉ３ １０ ） ，
出 了闩锁 效 应 产 生 的 三 个 基 本 条件 ， 并从 版 图 设 计 和 工 艺 设 计 两 方 面 总 结 了几种 抑 制 闩锁 效应 的
关键技 术 。
关键词 ：Ｃ ＭＯＳ集成 电路 ；闩锁 效应 ；可控硅 ；抑制 中图分类号 ：Ｔ ４ Ｍ３ １ 文献标 识码 ： Ａ 文章编号 ：１８ －０ ０（ ０ ０） ９０ ２ －３ ６ １ｌ７ ２ １ ０ —０ ８０
Ａｂｓｒ ｃ ： ｔｈ ｕＤｅ ｆ ｃ ｓｏ ｅｏ ａｎ ｃ ｕｓ ｈ ｔＣＭ Ｏ Ｓ Ｉ ｂｅ ｏ ｅ ｎ ａｉ ｐ ｌｃ ｔｏ ａ ｄ ａ ｅ ｉｅ ｔ ａ ｔＬａｃ ． ｆｅ ｔｉ ｎ ｆｍ ｉ ａ ｅｔ ａ Ｃ ｃ ｍ ｓｉ ｖ ｌ ｉ ａ ｐ ｉ ａｉｎ， ｎ ｓｄ ｖ ｃ ｄ ｎ
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CMOS闩锁效应
1 闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2 闩锁效应机理2.1 器件级别上图1 CMOS 结构图如图1所示，CMOS 发生闩锁效应时，其中的NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成一个n-p-n-p 的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP 的集电极是连着的；N 阱既是PNP 的基极，也是NPN 的集电极。
再因为P 衬底和N 阱带有一定的电阻，分别用R1和R2来表示。
当N 阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V ，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V ，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD 直接通过寄生晶体管到GND ，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。
2.2 集总元件上图1中的寄生晶体管连接关系可以用集总元件来表示，如图2所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极 ，就组成门极触发的闸流管。
该结构具有如图3所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。
即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)。
门极触发大大降低了正向转折电压。
个条件。
在浓度上，由前面的论述可知，R 越小，越不容易发生闩锁效应，所以重掺杂可有效的减小闩锁效应的发生。
3.2 器件的结构SOI 结构有效的阻止了电子和空穴从源到地之间的通路，能从根本上消除闩锁的发生。
闩锁效应的概念
闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。
闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。
这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。
为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。
2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。
3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。
4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。
5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。
了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。
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CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。
它会导致电路无法正常工作，甚至损坏芯片。
对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。
闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。
CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。
当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。
为了对抗闩锁效应，有以下几种常见的对策：
1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。
此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。
2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。
在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。
此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。
3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。
通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。
4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。
5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。
例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。
总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。
为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。
这些措施需要在CMOS集成电路的设计和制造过程中充分考虑，以提高电路的可靠性和稳定性。