电路课程设计---自动循环计数器
电路课程设计---自动循环计数器
数字电子技术课程设计——自动循环计数器学院专业成员一、设计任务：1. 用集成计数器实行3～9自动循环计数。
2. 电路能实现3～9加法和3～9减法循环计数。
3. 输出用数码显示。
二、总体设计思想：根据题目要求，系统可以划分为以下几个部分，基本思想如下：1、电源部分，由它向整个系统提供+5V电源。
2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。
3、译码显示电路部分：计数器输出结果的数字显示。
4、加/减控制电路部分：实现加或减循环计数功能由控制部分完成。
5、可逆计数器部分：完成3~9的可逆加或减循环计数。
系统设计方框图如图1所示。
图1 3~9加/减可逆自动循环计数器系统设计方框图三、各个单元逻辑电路及其工作原理3.1、译码显示电路：1、方案论证方案一：采用74LS47 TTL BCD—7段高电平有效译码/驱动器，数码管需选用共阳极数码管。
方案二：采用DCD-HEX——4段数码管，不需要译码器就能直接显示出结果。
确定方案：采用DCD-HEX——4段数码管。
2、译码显示电路的设计 3.2、加/减控制电路1、方案论证方案一：74LS190 TT L BCD 同步加/减计数器。
方案二：74LS192 TTL 可预置BCD 双时钟可逆计数器。
确定方案：经过比较，结合系统要求，决定采用方案一。
2、控制部分及循环加减计数部分的设计同步十进制可逆计数器CT74LS192，逻辑功能示意图见图4。
逻辑功能示意图：拐角3,2,6,7：数据输入端 拐角15,1,10,9：数据输出端 拐角12,13：悬空 拐角11：控制置数端 拐角14：清零端 拐角4,5：双时钟U1074LS192DA 15B 1C 10D9U P 5Q A 3Q B 2Q C 6Q D7D O W N4~L O A D 11~B O 13~C O12C L R14图2 逻辑功能示意图3、74LS192功能表：注：拐角14：CR 拐角11：/LD表1 74LS192功能表（2）加计数：CR=0,/LD=1, CPu=CP, CPd=1, QA QB QC QD 按加法计数 （3）减计数：CR=0,/LD=1, CPu=1, CPd=CP, QA QB QC QD 按减法计数 5、课程设计答辩完后，发现用74LS190来实现更为简便，于是又重新设计，采用方案一，具体操作如下：（1）集成十进制同步加／减计数器CT74LS190，逻辑功能示意图见图5。
自动循环计数器 1111
目录一、设计目的…………………………………………………….. …… .2二、设计任务 (2)三、设计要求 (2)四、总设计方案 (2)五、单元电路功能简介 (3)六、工作原理及其原理总图 (9)七、元件清单 (11)八、收获、体会 (12)九、参考文献 (13)一、设计目的1.熟练掌握计数器的应用。
2.加深对加减循环计数和显示电路的理解。
二、设计任务1. 用集成计数器实行3～9自动循环计数。
2. 电路能实现3～9加法和3～9减法循环计数。
输出用数码显示。
三、设计要求1.确定总体设计方案画出总方框图，划分各单元电路的功能，并进行单元电路的设计，画出逻辑图。
2.选择元器件型号。
3.画出总逻辑图和装配图，并在实验板上组装电路。
4.进行电路调试，使其达到设计要求。
5.写出总结报告。
四、总体设计方案分析设计任务，该系统由单脉冲产生部分、加减控制模块、可逆计数器、译码显示模块构成。
完成由加法计数自动转向减法计数。
可逆计数器实现加法、减法计数功能。
加减控制模块可由门电路组成的基本RS触发器和其它控制门电路构成。
译码显示模块完成该结果的数字显示。
自动循环计数器设计框图如图1所示。
图1 自动循环计数器设计框图五、单元电路功能简介1、单次脉冲产生部分采用仿真软件自带的函数发生器。
2、可逆计数器74LS190是同步十进制可逆计数器，它是靠加/减控制端来实现加法计数和减法计数的。
其引脚排列如图2，功能表如表1所示。
（1）逻辑功能示意图表1 74LS190功能表图2 74LS190集成芯片引脚图（2）引脚说明CO/BO：进位输出/借位输出端CP：时钟输入端CT：计数控制端（低电平有效）D0～D3：并行数据输入端LD：异步并行置入控制端（低电平有效）Q0～Q3：输出端RC：行波时钟输出端（低电平有效）U/：加/减计数方式控制端D（3）主要逻辑功能74LS190的预置是异步的。
当置入控制端（LD=0）为低电平时，不管时钟端（CP）状态如何，输出端（Q0～Q3）即可预置成与数据输入端（D0～D3）相一致的状态。
简易数字循环计时器
University of South China电子技术课题设计题目简易数字循环计时器学生姓名专业班级学号同组学生指导老师2010年1月16日简易数字循环计时器一、设计任务与要求简易数字循环计时器是能够独立循环计时的集成电路芯片。
主要由计数器..振荡器.译码器.显示器和驱动等电路构成，能够对秒以下时间单位进行精确记时.具有清零.启动计时.暂停计时及继续计时等控制功能。
本设计满足以下要求：1、计数器可显示0.01s—0.99s、1s—99s两档。
2、可循环计时3、具有清零.启动计时.暂停计时及继续计时等控制功能二、方案设计与论证简易数字循环计时器要求能够对时间进行精确记时并显示出来.因此要有时钟发(1)时钟发生器：在本设计中产生100HZ的脉冲，即每一秒钟内能产生100个脉冲，脉冲输入到计数单元；(2)计数单元：由计数芯片构成，根据所输入脉冲的个数计数（由脉冲的上升沿触发计数），一个脉冲计数一次；(3)译码显示器：对脉冲记数进行译码输出到显示单元中；采用4片LED显示器把各位的数值显示出来，是秒表最终的输出，有秒和毫秒位；(4)控制电路：控制电路是对秒表的工作状态（记时开始/暂停/继续/复位等）进行控制的单元，可由触发器和开关组成。
根据要求我们设计出以下两种方案：方案一：对时钟发生器，可以使用石英晶体振荡器，使其产生100Hz的频率。
对计数部分，可以选所学过的16进制计数器74LS161,通过使用一个与门芯片，可以变成一个十进制计数器。
译码显示器部分，译码器我们可以选择74LS48芯片，它是BCD码到七段码的显示译码器.它可以直接驱动共阴极数码管；显示部分。
用共阴极数码管即可；对于控制电路，其作用主要就是用来控制计时器的开始计数、复位、暂停计数等，可用基本RS触发器等实现这些控制。
方案二：对时钟发生器，我们可以选择所学过的555芯片为主体的振荡器，输出频率为100z的脉冲；对于计数部分，我们可以直接选用同步可逆十进制计数器74LS190；译码显示器和控制电路同方案一。
循环计时器课程设计
循环计时器课程设计一、课程目标知识目标：1. 学生能够理解循环计时器的概念和原理；2. 学生能够掌握循环计时器的编程方法和应用；3. 学生能够了解循环计时器在实际生活中的应用案例。
技能目标：1. 学生能够运用所学知识设计简单的循环计时器程序；2. 学生能够通过调试和优化，提高循环计时器程序的执行效率；3. 学生能够运用循环计时器解决实际问题，培养编程思维。
情感态度价值观目标：1. 学生对循环计时器产生兴趣，激发学习编程的热情；2. 学生通过循环计时器的学习，培养解决问题的能力和团队协作精神；3. 学生能够认识到编程在生活中的重要作用，增强社会责任感。
课程性质：本课程为信息技术课程，以实践操作为主，理论讲解为辅。
学生特点：五年级学生，具备一定的计算机操作基础，对编程有初步了解，好奇心强，喜欢动手实践。
教学要求：教师需结合学生特点，采用任务驱动法，引导学生主动探究，培养编程思维和动手能力。
课程目标分解为具体学习成果，便于教学设计和评估。
二、教学内容1. 循环计时器概念及原理：介绍循环计时器的定义、作用和基本原理，结合课本第二章第三节内容，让学生理解循环计时器在编程中的重要性。
- 定义：循环计时器是什么，如何实现循环功能；- 作用：循环计时器在程序中的用途，如：控制程序运行时间、实现动画效果等；- 原理：循环计时器的基本工作原理。
2. 循环计时器编程方法：讲解循环计时器的编程技巧，结合课本第二章第四节内容，让学生掌握编程方法。
- 编程语言：使用Scratch或Python等适合小学生的编程语言；- 循环结构：掌握for循环和while循环的用法；- 实例分析：分析循环计时器在实际编程中的应用案例。
3. 循环计时器应用实践：设计实践任务，让学生动手操作，巩固所学知识，培养编程思维。
- 设计任务：根据课程内容，设计难度适中的编程任务；- 动手实践：学生分组进行编程实践，相互协作，解决问题；- 成果展示：展示学生作品，互相评价，总结经验。
自动循环计数器(真正能实现自动)
数字电子技术课程设计报告题目:自动循环计数器学年： 2013~2014 学期: 1 专业:生物医学工程班级: 110314 姓名:赵亮学号: 20111398指导教李磊师:日期: 2014年 1月4日—2014年1月10日长春工业大学电气与电子工程学院目录第一章设计任务与要求 (2)1.1 设计任务 (2)1.2设计要求 (3)第二章设计思想 (3)第三章单元电路的设计、参数计算、器件选择及介绍 (4)3.1 单次脉冲产生部分 (4)3.2 译码驱动、显示电路部分 (5)3.3 控制部分及循环加减计数部分 (7)第四章系统逻辑框图 (10)第五章电路总图及原理 (11)4.1、电路总图 (11)4.2、工作原理 (11)第六章硬件电路安装、调试测试结果，出现的问题、原因及解决方法 (12)第七章总结设计电路的特点和方案的优缺点 (12)第八章收获、体会 (13)附录A 原理总图 (14)附录B 元件清单 (14)设计题目：自动循环计数器第一章设计任务与要求1.1 设计任务1. 用集成计数器实行3～9自动循环计数。
2. 电路能实现3～9加法和3～9减法循环计数。
3. 输出用数码显示。
1.2设计要求1. 确定总体设计方案画出总方框图，划分各单元电路的功能，并进行单元电路的设计，画出逻辑图。
2. 选择元器件型号。
3. 画出总逻辑图和装配图，并在实验板上组装电路。
4. 进行电路调试，使其达到设计要求。
5. 写出总结报告。
第二章设计思想根据题目要求，系统可以划分为以下几个部分，基本思想如下：1、电源部分，由它向整个系统提供+5V电源。
2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。
3、译码显示电路部分：计数器输出结果的数字显示。
4、加/减控制电路部分：实现加减循环计数功能由控制部分完成。
5、可逆计数器部分：完成3~9的可逆加减循环计数。
系统设计方框图如图1所示。
图1 3~9加/减可逆自动循环计数器系统设计方框图第三章单元电路的设计、参数计算、器件选择及介绍3.1 单次脉冲产生部分3.1.1、方案论证产生单脉冲的方法有很多，如用集成555定时器、TTL集成单稳态触发器74LS121。
3位十进制循环计数器
现代电子设计实验报告实验名称：3位十进制循环计数器的设计系（科）：信息科学与技术系班级：学号：姓名：完成时间：2012年4月24日. 1 .一、实验内容（一）设计要求1.设计一个3位十进制循环计数器，从0加到999，再恢复到0，循环往复。
每秒计数器加1。
2.有复位功能，当复位端reset为高时，计数器清零，停止计数。
3.可以控制计数的开始start和停止stop。
当计数开始start信号有效时，计数器开始计数；当计数停止stop信号有效时，计数停止；当start信号再次有效时，继续计数。
4.计数器的计数值采用动态显示方式在数码管上显示出来。
5.进行设计，仿真并下载程序到实验箱的CPLD模块板进行验证。
（二）电路模块cyclecntsysclk reset startSE G[6. SCAN[7.★提示：reset信号可以使用拨动开关来产生。
start和stop信号使用按键来实现输入信号：sysclk：基准时钟，50MHz；reset：异步复位信号，高有效；start，stop：计数开始和计数停止信号输入；. 2 .输出信号：SEG[6..0]：段码信号输出。
SCAN[7..0]：位码信号输出。
二、实验原理此系统的核心为一个三位循环计数器，将此计数器的输出结果通过分位电路动态显示到三个数码管上面。
另外的辅助电路分别为四个不同频率的分频器和按键去抖电路。
三、设计方案四、原理图. 3 .. 4 .五、模块设计（一）分频电路1.设计原理分频器就是对较高频率的信号进行分频，得到较低频率的信号。
定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。
例如，6分频，计数值为0~2输出高电平，计数值为3~5输出低电平。
2.VHDL程序代码输出为1HZ分频电路N=50MHZ/1HZ=50000000Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv1 isgeneric(N: integer:=50000000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv1;Architecture a of fdiv1 is. 5 .signal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为10HZ分频电路N=50MHZ/10HZ=5000000. 6 .Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=5000000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 issignal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;. 7 .process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为200HZ分频电路N=50MHZ/200HZ=250000Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=250000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 is. 8 .signal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为1000HZ分频电路N=50MHZ/1000HZ=50000Library ieee;. 9 .Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=50000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 issignal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平. 10 .beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;（二）扫描电路1.设计原理当reset和stop信号起作用时，输出到计数器的信号为低电平，只有当start 和脉冲信号起作用时，输出才为高。
基于Multisim的循环计数课程设计
《循环计数》课程设计报告学院：信息科学与技术学院专业：电子信息工程班级：2010级（2）班姓名：王彪樊江涛学号：2010508115 20105081312012年7月5日目录1. 课程设计目的 (2)2. 课程设计任务和要求 (2)3. 课程设计报告内容 (2)4. 元器件清单 (5)5. 设计总结 (5)6．参考书目 (6)1. 课程设计目的1）熟练掌握计数器的应用。
2）加深对加减循环计数和显示电路的理解。
2. 课程设计任务和要求1）用集成计数器实行3～9自动循环计数。
2）电路能实现3～9加法和3～9减法循环计数。
3）输出用数码显示。
3. 课程设计报告内容3.1课程设计方案选择及说明3.1.1总体设计思路1）器材选择方案一：选用74LS190，即单时钟同步十进制加减计数器，引脚如图1所示15、1、10、9管脚为置数3、2、6、7管脚为二进制数码输出4管脚为复位（低电平有效）11管脚为异步预置数（低电平有效）5管脚为加减控制端，高电平做减法，低电平做加法14管脚为时钟输入端13管脚为进位端由于74LS190D拥有的是异步预置数的功能，题目需要的是3～9的循环计数，那么做加法时连到置数端的应该是二进制的1010（即10），但是74LS190D是十进制计数器，不能达到1010的状态，所以此方案不能采用。
方案二：选用74LS191，即单时钟同步十六进制加减计数器，引脚和功能和74LS190一样，同样拥有的是异步预置数的功能，但由于是十六进制的计数器，所以可以有1010的状态，则可以通过置数端进行置数，从而达到循环计数的功能。
2）总体设计方案选择方案一：运用两片74LS191计数器，通过单刀双掷开关对时钟信号的控制，分别完成加法和减法循环计数的功能。
流程图如下所示方案二：运用一片74LS191计数器，通过一个单刀双掷开光实现加减法的切换，再对做加法和做减法时的异步预置数和最初置数进行逻辑整合，从而实现循环计数的功能。
自动循环计数器
数字电子技术课程设计课题二：自动循环计数器一、设计目的1、熟练掌握计数器的应用。
2、加深对加减循环计数和显示电路的理解。
二、设计任务1、用集成计数器实行3~9自动循环计数。
2、电路能实现3~9加法和3~9减法循环计数。
3、输出用数码显示。
三、设计思想1、译码驱动显示部分：计数输出结果送至译码输出显示部分。
2、控制部分：实现加或减循环计数功能由控制部分完成。
3、计数部分：完成BCD码3~9的可逆加或减循环计数。
系统方框图如下：四、单元电路的设计、参数计算、器件介绍：（一）译码驱动显示部分1、采用74LS48 TTL BCD—7 段译码器/内部上拉输出驱动。
由于74LS48输出时高电平有效，所以显示数码管援用LTS547R共阴极数码管。
2、元器件型号的选择及参数的计算：数码管LTS547R，译码/驱动器74LS48；限流电阻的计算，数码管压降一般为1.8~2.2，工作电流10~20mA,经试验，静态显示时10mA,亮度客观，所以限流电阻R1~R7=（5V-2V）/10mA=300Ω。
3、译码驱动、显示电路的设计DBCA为8421BCD码输入端，a—g为7段译码器输出端。
LT灯测试输入使能端。
（二）控制部分及循环加减计数部分1、采用74LS191 TTL 4为同步加/减计数器。
2、控制部分及循环加减计数部分的设计74LS191功能管脚如图所示3、主要逻辑功能（1）同步指数功能当LD’=0时，CP来时，并行输入数据d3~d0被置入。
（2）计数功能取CT’=0 LD’=1当U’/D=0时，对应CP脉冲上升沿，十六进制加法计数。
当U’/D=1时，对应CP脉冲上升沿，十六进制减法计数。
（3）保持功能当CT’=LD’=1时，计数器保持原来的状态不变。
74LS138 TTL 三—8 线译码器状态图如下利用555定时器设计时钟脉冲如图五、总体电路设计图、工作原理及器件清单1、3~9可逆自动循环加或减计数器总体电路如图所示。
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数字电子技术课程设计
——自动循环计数器
学院
专业
成员
一、设计任务：
1. 用集成计数器实行3～9自动循环计数。
2. 电路能实现3～9加法和3～9减法循环计数。
3. 输出用数码显示。
二、总体设计思想：
根据题目要求，系统可以划分为以下几个部分，基本思想如下：
1、电源部分，由它向整个系统提供+5V电源。
2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计
数脉冲。
3、译码显示电路部分：计数器输出结果的数字显示。
4、加/减控制电路部分：实现加或减循环计数功能由控制部分完成。
5、可逆计数器部分：完成3~9的可逆加或减循环计数。
系统设计方框图如图1所示。
图1 3~9加/减可逆自动循环计数器系统设计方框图
三、各个单元逻辑电路及其工作原理
3.1、译码显示电路：
1、方案论证
方案一：采用74LS47 TTL BCD—7段高电平有效译码/驱动器，数码管需选用共阳极数码管。
方案二：采用DCD-HEX——4段数码管，不需要译码器就能直接显示出结果。
确定方案：采用DCD-HEX——4段数码管。
2、译码显示电路的设计 3.2、加/减控制电路
1、方案论证
方案一：74LS190 TT L BCD 同步加/减计数器。
方案二：74LS192 TTL 可预置BCD 双时钟可逆计数器。
确定方案：经过比较，结合系统要求，决定采用方案一。
2、控制部分及循环加减计数部分的设计
同步十进制可逆计数器CT74LS192，逻辑功能示意图见图4。
逻辑功能示意图：
拐角3,2,6,7：数据输入端 拐角15,1,10,9：数据输出端 拐角12,13：悬空 拐角11：控制置数端 拐角14：清零端 拐角4,5：双时钟
U10
74LS192D
A 15
B 1
C 10D
9
U P 5Q A 3Q B 2Q C 6Q D
7
D O W N
4
~L O A D 11~B O 13~C O
12
C L R
14
图2 逻辑功能示意图
3、74LS192功能表：
注：拐角14：CR 拐角11：/LD
表1 74LS192功能表
（2）加计数：CR=0,/LD=1, CPu=CP, CPd=1, QA QB QC QD 按加法计数 （3）减计数：CR=0,/LD=1, CPu=1, CPd=CP, QA QB QC QD 按减法计数 5、课程设计答辩完后，发现用74LS190来实现更为简便，于是又重新设计，采用方案一，具体操作如下：
（1）集成十进制同步加／减计数器CT74LS190，逻辑功能示意图见图5。
图3 逻辑功能示意图
（2）74LS190功能表见表2
表2 74LS190功能表
⑶ 主要逻辑功能。
方案确定：采用方案二，只需再加一个JK触发器控制74LS190加减计数翻转就可以了。
四、系统逻辑框图
74LS192加法计数：
74LS192减法计数：
74LS190计数器
五、总体电路设计图：
1、74Ls190:
2、工作原理：
由单脉冲产生单元产生的计数脉冲送至74LS190的CP端，做加法时，190的D/U端需接地，通过手动开关J2就实现加减法运算。
当J2接上边的开关时实现加法计数，调节输入端置3，当加过9时，在C C/C R端将发出一个进位正脉冲，9再加1按照题目要求应该变成3，通过输出端、四个非门以及与非门得到0，然后低电平输入JK触发器，因为JK都是高电平，根据JK触发器的功能表，输出翻转，置数端置3然后重新循环；同理做减法时，输入端置9，当达到3时，置数端置9。
五、仿真电路安装、调试测试结果，出现的问题、原因及解决方法
在安装调试过程中，遇到了一定的问题，具体如下：
1、因为加减法运算刚开始置数不一样，所以我们经过考虑，用开关来控制
输入端的数据；
2、该电路运用不熟悉，导致花很长时间去寻找各种原件；
3、通电检查，通电后做加法时，数码管有反应，但显示数据不正确，怀疑
是电源或接地有误，经查果然如此，经重新调整，故障排除。
六、总结设计电路的特点和方案的优缺点
本方案设计电路的特点是，除了满足题目要求的指标外，还补充了电源设计。
优点：电路设计比较简明，易于实现。
缺点：此电路的实现与设计要求有一定差距，以后再遇到设计问题，会从多个角度去考虑。
八、收获、体会
通过这次课程设计，是我收获很大；初步掌握电子电路的计算，掌握了一点数字电路的一般设计方法，具备初步的电路设计能力。
同时学会了如何通过网络资源、书刊、教材及相关的专用手册等来查阅所需资料。
熟悉了常用电子器件的类型和特性并初步学会了怎样合理地选用。
初步掌握了普通电子电路的安装、布线、调试等基本技能。
提高了综合运用所学的理论知识来独立分析和解决问题的能力。
进一步熟悉了电子仪器的正确使用方法。
学会了如何撰写课程设计总结报告。
培养自己严谨、认真的科学态度和踏实细致的工作作风。
整个设计过程从一开始不知所云到现在能动手设计和安装、调试，遇到了不少的困难，但是通过老师的精心指导和自己的刻苦努力，都一一克服了，是我深深体会到，要想将来成为一名国家的合格建设者和栋梁，需要脚踏实地，刻苦学习、努力钻研、勇攀高峰，同时也从中体会到了成功的快乐，在这里，我要向辛苦耕耘的老师说一声：老师您辛苦了，非常感谢您-----敬爱的老师！
九、参考文献
[1]《中国集成电路大全》TTL集成电路国防工业出版社，1985
[2]《实用电子电路手册》北京：高等教育出版社，1991
[3]《数字电子技术实验及课题设计》北京：高等教育出版社，1995
[4]魏立君，韩华琦.COMS4000系列60种常用集成电路的应用.北京：人民邮电出版社，1993。