实验六 触发器逻辑功能测试及应用
触发器功能实验报告
触发器功能实验报告触发器功能实验报告引言：触发器是数字电路中常见的重要元件，它能够在特定的输入条件下产生稳定的输出信号。
本实验旨在通过构建不同类型的触发器电路，探究触发器的基本原理和功能。
实验一：RS触发器RS触发器是最简单的一种触发器，由两个交叉连接的非门组成。
实验中我们使用了两个与非门来构建RS触发器电路，其中一个与非门的输出连接到另一个与非门的输入，反之亦然。
通过设置不同的输入状态，我们可以观察到RS触发器的两种稳定状态：置位和复位。
实验二：D触发器D触发器是一种常用的触发器，它具有单一输入和双输出。
实验中我们使用了两个与非门和一个或非门来构建D触发器电路。
通过输入信号的变化，我们可以观察到D触发器的工作原理：当输入信号为高电平时，输出保持之前的状态，当输入信号为低电平时，输出根据之前的状态进行切换。
实验三：JK触发器JK触发器是一种多功能的触发器，它具有两个输入和两个输出。
实验中我们使用了两个与非门和一个或非门来构建JK触发器电路。
通过设置不同的输入状态，我们可以观察到JK触发器的四种工作模式：置位、复位、切换和禁用。
实验四：T触发器T触发器是一种特殊的JK触发器，它只有一个输入和两个输出。
实验中我们使用了两个与非门和一个或非门来构建T触发器电路。
通过输入信号的变化，我们可以观察到T触发器的工作原理：当输入信号为高电平时，输出状态翻转，当输入信号为低电平时，输出保持不变。
实验五：应用实例在实验的最后，我们通过一个简单的应用实例来展示触发器的实际应用。
我们构建了一个二进制计数器电路，使用了多个D触发器和与非门。
通过输入脉冲信号，我们可以观察到计数器的工作原理：每次接收到脉冲信号，计数器的输出状态按照二进制规律进行变化。
结论：通过本次实验，我们深入了解了不同类型的触发器的功能和工作原理。
触发器在数字电路中具有重要的应用价值，能够实现各种逻辑功能和时序控制。
进一步的研究和实践将有助于我们更好地理解和应用触发器，提高数字电路设计的能力。
3.触发器逻辑功能测试 (1)
河南工学院实验报告实验项目触发器逻辑功能测试
实验日期
班级姓名
指导教师综合成绩
一、预习内容
二、实验数据（现象）记录及结果处理
三、实验结果分析与讨论
教师评阅意见
（1）实验预习 (30分)成绩：
□预习认真、熟练掌握方法与步骤(30～28) □有预习、基本掌握方法与步骤(27～22)
□有预习、但未能掌握方法与步骤(21～18) □没有预习，不能完成实验(17～0)
（2）操作过程 (40分)成绩：
□遵规守纪、操作熟练、团结协作 (40～37) □遵规守纪、操作正确、有协作 (36～29) □遵规守纪、操作基本正确、无协作 (28～24) □不能遵规守纪、操作不正确、无协作(17～0) （3）结果分析 (30分)成绩：
□结果详实、结论清晰、讨论合理(30～28) □结果正确、讨论适当(27～22)
□结果正确、没有分析讨论(21～18) □结果不正确、没有分析讨论(17～0)
其它意见：
教师签名：年月日。
实验六触发器逻辑功能测试及转换（1）
实验六 触发器逻辑功能测试及转换一、实验目的1．掌握SR 锁存器，JK 、D 触发器的逻辑功能。
2．掌握集成触发器逻辑功能及使用方法。
3．熟悉触发器之间相互转换的方法。
二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1．SR 锁存器图6-1是由两个与非门交叉耦合构成的SR 锁存器，它不需要触发信号触发，是由低电平信号直接控制完成的。
SR 锁存器具有置“0”、置“1”和“保持”三种功能。
通常称D S ′为置位端或置1输入端，因为D S ′=0（D R ′=1）时触发器被置“1”；D R ′为复位端或置0输入端，因为D R ′=0（D S ′=1）时触发器被置“0”；当D S ′=D R ′=1时状态保持；D S ′=D R ′=0时，触发器状态不定，应避免此种情况发生，表6-1为SR 锁存器的功能表。
SR 锁存器也可以用两个“或非门”组成，此时为高电平触发有效。
2．JK 触发器在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS76双JK 触发器，它是下降沿触发的边沿触发器。
引脚排列如图6-2所示。
JK 触发器的状态方程为：Q K Q J Q ′+′=* J 和K 是数据输入端，是触发器状态更新的依据，若J 、K 有两个或两个以上输入端时，组成“与”的关系。
Q 与Q ′ 为两个互补输出端。
通常把Q =0、Q ′=1的状态定为触发器“0”状态；而把Q =1，Q ′=0定为“1”状态。
下降沿触发JK 触发器的功能如表6-2。
JK 触发器常被用作缓冲存储器，移位寄存器和计数器。
表6-1图6-1 SR 锁存器电路结构S DR Q ′Q①D S ′、D R ′的0状态同时消失后状态不定表6－2图6－2 74LS76双JK 触发器引脚排列注：×— 任意态，↓—指CLK 由1到0，Q — 现态，*Q — 次态3．D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为*Q =D ，其输出状态的更新发生在CLK 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D 端的状态。
触发器逻辑功能测试实验内容
74LS76 各一块
4、导线 若干三、实验内容源自1、基本RS触发器逻辑功能测试 2、集成JK触发器逻辑功能测试 3、集成D触发器逻辑功能测试
1、基本RS触发器逻辑功能测试
利用数字逻辑实验箱测试由与非门组成 的基本RS触发器（如图7-1）的逻辑功能。
2、集成JK触发器逻辑功能测试
根据JK触发器的引脚排列及其输入 端的状态组合。所测功能表如下所示：
3、集成D触发器逻辑功能测试
根据D触发器的引脚排列及其输入端 的状态组合。所测功能表如下所示：
四、实验结果分析
比较各种触发器的逻辑功能及触发方式 ： A：基本RS触发器：置0、置1、保持功能，
有不定状态；低电平触发。 B：JK触发器：置0、置1、保持、计数功
能，有低电平有效的直接置0、置1端； 下降沿触发。 C：D触发器：置0、置1、保持、功能，有 低电平有效的直接置0、置1端；上升沿触发。
一：实验目的
1、学会测试触发器逻辑功能的方法。
2、进一步熟悉RS触发器、集成JK触发 器和、D触发器的逻辑功能及触发方式。
3、进一步熟悉数字逻辑实验箱中单脉 冲和连续脉冲发生器的使用方法。
二：实验仪器及设备
1、数字逻辑实验箱DSB-3 1台
2、万用表
1只
3、元器件： 74LS00 74LS20 74LS74
触发器逻辑功能测试
a．CP下降沿有效（标志为“ ”），只有CP由高电平转变为低电平的瞬间，才可使触发器改变状态（触发）。
b． ，主从JK触发器置位，Q=1。
c． ，主从JK触发器复位，Q=0。
d． ，主从JK触发器保持， 。
e． ，主从JK触发器翻转， 。
JK触发器的特性方程为：
⑤T和T＇触发器
T触发器是一种只有一个控制端T、具有保持和反转两种功能的触发器。将JK触发器的J、K端相连，令 便得到T触发器。图5．8为T触发器的逻辑图，表5．6为其特性表。
④当 、 同时输入低电平时（即 ），这时 = ＝1，不符合RS触发器的逻辑状态定义（既不是0态也不是1态）；而且，若 、 同时由低电平恢复为高电平时，Q的状态可能为1,也可能为0（输出状态不定，取决于两个与非门的传输延迟时间）。这种情况对触发器来说是不允许的，称为禁止状态。
基本RS触发器也可以用两个“或非门”组成，此时R、S高电平有效。
a．CP高电平有效，只有CP=1时G3、G4开门，才可使触发器改变状态（触发）。
b．CP=1，D=1时，基本RS触发器置“1”，Q=1。
c．CP=1，D=0时，基本RS触发器置“0”，Q=0。
d． CP=0时，G3关门，G3、G4的输出都是高电平，基本RS触发器为保持态，所以D触发器保持，不能改变触发器状态。
①将74LS00插入实验箱中。按图5．1（a）接线，其中 和 分别接两只发光二极管， 、 分别接逻辑开关K1和K2，别忘记接上电源线和地线
2拨动逻辑开关K1和K2,按表5．1设定输入信号 和 的状态，观察输出 和 的状态，记录逻辑关系。
2．时钟触发器实验
实测并验证集成触发器74LS74和74LS112的逻辑功能。
触发器实验报告
触发器实验报告一、实验目的本次触发器实验的主要目的是深入了解触发器的工作原理、功能特性以及在数字电路中的应用。
通过实际操作和观察，掌握触发器的基本概念，熟悉其逻辑功能和时序特性，为后续更复杂的数字电路设计和分析打下坚实的基础。
二、实验设备与器材1、数字电路实验箱2、示波器3、逻辑分析仪4、若干集成电路芯片，包括 D 触发器、JK 触发器等三、实验原理（一）D 触发器D 触发器是一种在时钟脉冲上升沿或下降沿触发的触发器。
当 D 输入端的数据在时钟脉冲作用下被传输到输出端 Q。
其逻辑表达式为：Q(n+1) ＝ D 。
（二）JK 触发器JK 触发器具有置 0、置 1、保持和翻转四种功能。
当 J ＝ 1，K ＝ 0 时，触发器置 1；当 J ＝ 0，K ＝ 1 时，触发器置 0；当 J ＝ K ＝ 0 时，触发器保持原态；当 J ＝ K ＝ 1 时，触发器翻转。
其逻辑表达式为：Q(n+1) ＝ JQ' ＋ K'Q 。
四、实验内容与步骤（一）D 触发器功能测试1、按照实验电路图在数字电路实验箱上连接好 D 触发器芯片。
2、将 D 输入端分别接高电平和低电平，通过示波器观察时钟脉冲和输出端 Q 的波形，记录实验结果。
（二）JK 触发器功能测试1、依照实验电路图搭建 JK 触发器的实验电路。
2、分别设置 J、K 输入端的不同组合，观察并记录输出端 Q 的状态变化。
（三）触发器的级联1、将多个 D 触发器或 JK 触发器级联，形成移位寄存器。
2、输入串行数据，观察移位寄存器的输出结果。
五、实验数据与结果分析（一）D 触发器实验结果当 D 输入端接高电平时，在时钟脉冲上升沿，输出端 Q 变为高电平；当 D 输入端接低电平时，在时钟脉冲上升沿，输出端 Q 变为低电平。
这与 D 触发器的逻辑功能相符，验证了其正确性。
（二）JK 触发器实验结果在不同的 J、K 输入组合下，JK 触发器的输出端 Q 呈现出置 1、置0、保持和翻转的状态，与理论预期完全一致。
触发器功能测试实验报告 031210434
触发器功能测试031210425 刘思何一．实验目的1.了解时钟脉冲的触发作用2.掌握基本RS、JK、D触发器的逻辑功能、编写和使用3.理解触发器所实现的状态转换功能二．实验器件开发板、计算机、vivado软件三．实验内容1.基本RS触发器的编写，验证并且生成IP核。
连接电路图，在R,S两引脚输入不同的电平，测试输出端电平。
module rs_ff10(input s_n,input r_n,output q);reg q;always@*begincase({s_n,r_n})2'b00 : q=1'bx;2'b01 : q=1'b1;2'b10 : q=1'b0;2'b11 : q=q;endcaseendendmodule2.JK触发器的编写，验证并且生成IP 核。
module jk_ff10(input clk,output q,output q_n,input j,input k);reg q;always@(posedge clk) begincase({j,k})2'b00 : q<=q;2'b01 : q<=1'b0;2'b10 : q<=1'b1;2'b11 : q<=~q;default : q<=1'bx;endcaseendassign q_n=~q; endmodule先将s_n、r_n置于10或01状态，然后将其置于11状态，给j、k一个初始激励信号，随后一上一下拨动s_n、r_n的开关，输入一个时钟信号，观察q、q_n灯的亮灭情况。
3.D触发器的编写，验证如JK触发器一样进行验证。
四．实验数据及分析R触发器V16 （s_n）V17 (r_n) U160 0 不定0 1 暗1 0 亮1 1 保持上个状态JK触发器（上升沿触发）R2T1(s_n,r_n) V16(J) V17(K) U16(q) E19(q_n)11->10->01->11 0 1 暗亮置0 11->10->01->11 1 0 亮暗置1 11->10->01->11 0 0 亮暗保持11->10->01->11 1 1 暗亮翻转D触发器（上升沿触发）R2T1 W13(d) V13(q) V14(q_n)10->01 0 暗亮10->01 1 亮暗五．实验心得及体会这是第三次在实验课上用开发板，对于VIV ADO程序的操作已经比较熟练了，已经基本熟悉操作的流程.虽然是按照老师给的步骤一步一步做，但自己已经能理解很多选项的意思。
实验六 触发器
实验六触发器一、实验目的1. 学习触发器逻辑功能的测试方法。
2. 熟悉基本RS触发器的组成、工作原理和性能。
3. 熟悉集成JK触发器和D触发器的逻辑功能及触发方式。
二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和逻辑状态“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本的逻辑单元。
1.基本RS触发器基本RS触发器是一种无时钟控制的低电平直接触发的触发器。
它具有置“0”、置“1”和“保持”三种功能。
通常S端为置“1”端，因为S=0时触发器被置“1”；R为置“0”端，因为R=0时触发器被置“0”；当S=R=1时，状态保持。
基本RS触发器可以用两个“与非门”（如图6-1）或两个“或非门”组成。
2.JK触发器在输入信号为双端输入的情况下，JK触发器是功能完善、使用灵活和通用性较强的一Q+K Q n，J和K是数据输入端，是触发器状态更新的种触发器。
其状态方程为：Q n+1=J n依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q与Q为两个互补输出端，通常把Q=0、Q=1的状态规定为触发器的“0”状态；而把Q=1、Q=0规定为“1”状态。
JK触发器输出状态的更新发生在CP脉冲的下降沿。
JK触发器通常被用作缓冲存储器、移位寄存器和计数器等。
3.D触发器在输入信号为单端输入的情况下，D触发器用起来比较方便。
它的状态方程为：Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，所以又称为上升沿触发的边沿触发器。
触发器的状态只取决于时钟到来前D端的状态，D触发器可用作数字信号的寄存、移位寄存、分频和波形发生等。
4.触发器间的转换在集成触发器中，每一种触发器都有自己固定的逻辑功能。
我们可以利用转换的方法获得具有其它功能的触发器。
例如将JK触发器转换成T和Tˊ触发器，也可将JK触发器转换成D触发器。
三、实验仪器及器件1. DS1052E型示波器2. EL-ELL-Ⅳ型数字电路实验系统3. 器件：集成电路芯片74LS00 74LS112 74LS74四、实验内容及步骤1.基本RS 触发器的逻辑功能测试在实验仪上选用74LS00，按图6-1连接实验电路，即为基本RS 触发器。
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实验六触发器逻辑功能测试及应用
一、实验目的：
1、掌握基本RS、JK、D、T和T′触发器的逻辑功能；
2、学会验证集成触发器的逻辑功能及使用方法；
3、熟悉触发器之间相互转换的方法。
二、实验原理：
触发器：根据触发器的逻辑功能的不同，又可分为: SR锁存器、脉冲触发的触发器、边
沿触发的触发器、电平触发的触发器。
三、实验仪器与器件：
实验仪器设备：D2H+型数字电路实验箱。
集成块：74LS112 74LS74 74LS04 74LS08 74LS02 74LS86
四、实验内容与步骤：
1、基本RS触发器逻辑功能的测试：
Qn+1=S+RQ , SR=0(为约束项) 电路图为：
示波器如图：
2、JK触发器逻辑功能测试：Qn+1=J Qn + K Qn
电路图为：
示波器如图：
3、D触发器逻辑功能测试：
示波器如图：
（1）异步输入端功能测试：
示波器如图：
（2）D触发器逻辑功能测试：
示波器如图：
4、不同类型时钟触发器间的转换：JK转换为D触发器：
示波器如图：
D转换为JK 触发器：
示波器如图：
JK转换为T触发器：
示波器如图：
T转换为JK触发器：
示波器如图：
JK转换为RS触发器：
示波器如图：
RS转换为JK触发器：
示波器：
五、实验体会与要求：
1、根据实验结果，写出各个触发器的真值表。
2、试比较各个触发器有何不同？
3、写出不同类型时钟触发器间的转换过程。