设计示例432位先行进位加法器的设计
三位同步二进制加法器和串序列发生电路设计1.doc
三位同步二进制加法器和串序列发生电路设计1课程设计任务书目录1 数字电子设计部分(1)1.1 课程设计的目的与作用(1)1.2 课程设计的任务(1)1.3 三位同步二进制加法器和串行序列发生电路设计(1)1.3.1 三位同步二进制加法器设计电路的理论分析(1)1.3.2 串行序列发生电路设计(4)1.4设计总结和体会(6)1.5参考文献(7)2 模拟电子设计部分(8)2.1 课程设计的目的与作用(8)2.2 设计任务、及所用multisim软件环境介绍(8)2.3 电路模型的建立(11)2.4 理论分析及计算(13)2.4.1 正弦波发生电路的设计分析(13)2.4.2 矩形波发生电路的设计分析(15)2.4.3 三角波发生电路设计分析(17)2.5 仿真结果分析(18)2.5.1 RC串并联振荡网络的Multisim结果仿真分析(18)2.5.2 矩形波发生电路的Multisim仿真结果分析(20)2.5.3 三角波发生电路Multisim仿真结果分析(21)2.6 设计总结和体会(22)2.7 参考文献(22)1 数字电子设计部分1.1 课程设计的目的与作用随着科技的进步和社会的发展，数字电路在各种电器中的应用越来越广泛。
0、1代码的简易变换能够实现复杂的逻辑功能使得数字电路的实现效率很高。
课程设计的目的是通过实际设计并搭建一些简易但典型的数字电路来加深对各逻辑器件逻辑功能的理解。
课程设计能够使我们更进一步理解课堂上所学的理论知识，同时又能锻炼我们的动手能力和分析问题解决问题的能力。
1.2 课程设计的任务利用所学的数字电路的理论知识，用ＪＫ触发器、74LS00、74LS08等逻辑门在数字电路系统上设计并搭建001、010为无效状态的三位同步二进制加法器以及串行序列111111的检测电路，注意检查其中的无效状态能否自行启动，若不能自启进行相应的逻辑修改，直至符合设计要求。
观察并分析实验结果，进行课程设计答辩。
4bits超前加法进位器的全定制设计_微电子卓越班数字集成电路课程设计报告
数字集成电路课程设计题目：4 bits超前加法进位器地全定制设计姓名：席高照学号： 111000833学院：物理与信息工程学院专业：微电子（卓越班）年级： 2010级指导教师：陈群超（签名）2013 年 6 月 3 日目录第1章概述 01.1课程设计目地.......................................... 错误！未定义书签。
1.2课程设计地主要内容.................................... 错误！未定义书签。
1.2.1设计题目.......................................... 错误！未定义书签。
1.2.2设计内容.......................................... 错误！未定义书签。
第2章功能分析及逻辑分析 (2)2.1功能分析 (2)2.2推荐工作条件 (3)2.3电性能 (7)2.4真值表 ................................................ 错误！未定义书签。
2.5表达式 (6)2.6电路图...................................................................... 错误！未定义书签。
第3章电路设计与器件参数设计83.1性能指标： ............................................ 错误！未定义书签。
3.2模块划分 (7)3.2.1输出级电路设计 (7)3.2.2内部反相器 (9)3.2.3内部电路等效 (8)3.2.4输入级电路 (10)3.2.5输出缓冲级电路 (10)3.2.6输入、输出保护电路 (10)3.3本章小结 (10)第4章电路模拟与仿真................................................................................................... 错误！未定义书签。
先行进位加法器
实验四32位先行进位加法器一、功能概述串行进位加法器延时很大，每级的输出结果都要等上一级的进位到来才可以求和算出结果，这次实验对普通全加器进行改良，改良为先行进位加法器。
先行进位加法器，各级的进位彼此是独立产生，只与输入数据A，B和C_in有关，将各级间的进位级联传播给去掉了，这样就可以减小进位产生的延时。
每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。
通过这种进位方式实现的加法器称为超前进位加法器。
因为各个进位是并行产生的，所以是一种并行进位加法器。
二、实验原理1、设二进制加法器第i位为A i，B i，输出为S i，进位输入为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i（1-1）C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2）令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i当A i和B i都为1时，G i = 1，产生进位C i+1 = 1当A i和B i有一个为1时，P i = 1，传递进位C i+1= C i因此G i定义为进位产生信号，P i定义为进位传递信号。
G i的优先级比P i高，也就是说：当G i = 1时（当然此时也有P i = 1），无条件产生进位，而不管C i是多少；当G i=0而P i=1时，进位输出为C i，跟C i之前的逻辑有关。
下面推导4位超前进位加法器。
设4位加数和被加数为A 和B，进位输入为C in，进位输出为C out,对于第i位的进位产生G i = A i·B i ,进位传递P i=A i+B i , i=0,1,2,3。
于是这各级进位输出，递归的展开Ci，有：C0 = C inC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0▪C0C3=G2+ P2·C2= G2+ P2·G1+ P2·P1·G0+P2·P1·P0·C0C4=G3+ P3·C3= G3+ P3·G2+ P3·P2·G1+P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）C out=C4由此可以看出，各级的进位彼此独立产生，只与输入数据Ai、Bi和Cin有关。
一种基于FPGA的32位快速加法器设计_岳伟甲
c24·（ c16·c8·c0·∏ s i + c16· c8·∏ s i + c16） ∏ s i + c24 =
i =8 32 i = 16 32 i = 24 32
本文 FPGA 验证的软件环境是 Altera 公司 Quartus8． 0 开 ［6 ］ 发环境和 Modelsim6． 1g 。 硬件采用的是 选 择 的 是 Altera 公司的 EP1K100QI208 － 2 芯片。 验证 FPGA 中设计采用的 ［7 ］ 方法是编写 testbench 例化待测试设计、 输入激励向量进行
此时如果 x = 1 则会产生一个进位 c' = 1 ， 其余的情况都 c = 0 （ 17 ） 综合上面两者得到 c' = x·d0 ·d1 ·d2 ·d3 ·d4 ·d5 ·d6 ·d7 + c （ 18 ） 由此得到级间进位的表达式
15
c' 16 = c8 ·c0 ∏ s i + c8
i =8 23
图4
改进前后延迟仿真结果
81 岳伟甲， 等： 一种基于 FPGA 的 32 位快速加法器设计
2003 （ 4 ） ： 65 － 68． 晋中师范高等专科学校学报 ，
4
结束语
本文先采用 4 级流水线结构和 8 位先行进位加法器组
（ 9 ） 带入式（ 7 ） 得到 把式（ 8 ） 、
i －1
ci =
∑y' ·c
j j =0
0
i = 1， 2， …， 8
（ 12 ） （ 13 ）
下面再分析级间进位的影响 。对于第一级来说 c' 8 = c8
后面 3 级的进位情况比较复杂 ， 下面先分析 2 个 8 位 2 进制数相加的情况。这里假设 2 个 8 位 2 进制数 a 和 b， 两 者相加产生一个 8 位数 d， 不考虑低位进位时进位为 c， 考虑 低位进位时进位为 c' 。 先不考虑低位向高位的进位为 x。 假设此时 c = 1 ， 即在 产生了进位的前提下， 只有当 a 和 b 都取到最大值时 d 取到 最大值
数字系统设计32位进位选择加法器设计
1、12进位选择加法器原理图32位进位选择加法器原理图仅仅是将12位进位选择加法器原理图中虚线框内的模块再向后重复5次，这就构成了32位进位选择加法器原理图。
2、Verilog模块根据上图可以将进位选择加法器在结构上分为四个模块：①四位先行进位加法器adder_4bits②四位数据选择器mux_2to1③高四位选择加法器（虚线框内部分）adder_high_4bits④顶层设计32位进位选择加法器adder_32_bits3、Verilog代码# 四位先行进位加法器module adder_4bits(a,b,s,ci,co);parameter N=4;input[N-1:0] a;input[N-1:0] b;input ci;output[N-1:0] s;output co;wire [N-1:0] c;wire [N-1:0] g;wire [N-1:0] p;assign g=a&b;assign p=a|b;assign c[0]=g[0]||(p[0]&&ci);assign c[1]=g[1]||(p[1]&&g[0])||(p[1]&&p[0]&&ci);assign c[2]=g[2]||(p[2]&&g[1])||(p[2]&&p[1]&&g[0])||(p[2]&&p[1]&&p[0]&&ci);assignc[3]=g[3]||(p[3]&&g[2])||(p[3]&&p[2]&&g[1])||(p[3]&&p[2]&&p[1]&&g[0])||(p[3]&&p[2]&&p[1]&&p[0]&&ci);assign s[0]=p[0]&~g[0]^ci;assign s[1]=p[1]&~g[1]^c[0];assign s[2]=p[2]&~g[2]^c[1];assign s[3]=p[3]&~g[3]^c[2];assign co=c[3];endmodule# 四位数据选择器module mux_2to1 (out,in0,in1,sel);parameter N=4;output[N:1] out;input[N:1] in0,in1;input sel;assign out=sel?in1:in0;endmodule# 高四位选择加法器module adder_high_4bits(a,b,ci,co,s);parameter N=4;input[N-1:0] a;input[N-1:0] b;input ci;output[N-1:0] s;output co;wire [N-1:0] sum1,sum0;wire co1,co0,cand;adder_4bits #(4) adder_1(.a(a),.b(b),.s(sum1),.ci(1'b1),.co(co1)); adder_4bits #(4) adder_2(.a(a),.b(b),.s(sum0),.ci(1'b0),.co(co0)); mux_2to1 #(4) mux1(.in0(sum0),.in1(sum1),.sel(ci),.out(s)); and G1(cand,ci,co1);or G2(co,cand,co0);endmodule# 顶层设计32位进位选择加法器module adder_32bits(a,b,s,ci,co);parameter N=32;input [N-1:0] a;input [N-1:0] b;input ci;output [N-1:0] s;output co;wire co1,co2,co3,co4,co5,co6,co7;adder_4bits #(4) adder1(.a(a[3:0]),.b(b[3:0]),.ci(ci),.s(s[3:0]),.co(co1));adder_high_4bits #(4) adder2(.a(a[7:4]),.b(b[7:4]),.ci(co1),.s(s[7:4]),.co(co2));adder_high_4bits #(4) adder3(.a(a[11:8]),.b(b[11:8]),.ci(co2),.s(s[11:8]),.co(co3));adder_high_4bits #(4) adder4(.a(a[15:12]),.b(b[15:12]),.ci(co3),.s(s[15:12]),.co(co4));adder_high_4bits #(4) adder5(.a(a[19:16]),.b(b[19:16]),.ci(co4),.s(s[19:16]),.co(co5));adder_high_4bits #(4) adder6(.a(a[23:20]),.b(b[23:20]),.ci(co5),.s(s[23:20]),.co(co6));adder_high_4bits #(4) adder7(.a(a[27:24]),.b(b[27:24]),.ci(co6),.s(s[27:24]),.co(co7));adder_high_4bits #(4) adder8(.a(a[31:28]),.b(b[31:28]),.ci(co7),.s(s[31:28]),.co(co)); endmodule4、仿真结果①四位先行进位加法器进行仿真，结果如下如图所示，a=0101,b=1010,ci=1；sum=0000，cout=1；仿真正确。
先行进位加法器课件
实验四32位先行进位加法器一、功能概述串行进位加法器延时很大，每级的输出结果都要等上一级的进位到来才可以求和算出结果，这次实验对普通全加器进行改良，改良为先行进位加法器。
先行进位加法器，各级的进位彼此是独立产生，只与输入数据A，B 和C_in有关，将各级间的进位级联传播给去掉了，这样就可以减小进位产生的延时。
每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。
通过这种进位方式实现的加法器称为超前进位加法器。
因为各个进位是并行产生的，所以是一种并行进位加法器。
二、实验原理1、设二进制加法器第i位为A i，B i，输出为S i，进位输入为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i（1-1）C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2）令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i当A i和B i都为1时，G i = 1，产生进位C i+1 = 1当A i和B i有一个为1时，P i = 1，传递进位C i+1= C i因此G i定义为进位产生信号，P i定义为进位传递信号。
G i的优先级比P i高，也就是说：当G i = 1时（当然此时也有P i = 1），无条件产生进位，而不管C i是多少；当G i=0而P i=1时，进位输出为C i，跟C i之前的逻辑有关。
下面推导4位超前进位加法器。
设4位加数和被加数为A和B，进位输入为C in，进位输出为C out,对于第i位的进位产生G i = A i·B i,进位传递P i=A i+B i , i=0,1,2,3。
于是这各级进位输出，递归的展开Ci，有：C0 = C inC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0▪C0C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）C out=C4由此可以看出，各级的进位彼此独立产生，只与输入数据Ai、Bi和Cin有关。
先行进位加法器共26页文档
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26、我们像鹰一样，生来就是自由的 ，但是 为了生 存，我 们不得 不为自 己编织 一个笼 子，然 后把自 己关在 里面。 ——博 莱索
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27、法律如果不讲道理，即使延续时 间再长 ，也还 是没有பைடு நூலகம்制约力 的。— —爱·科 克
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28、好法律是由坏风俗创造出来的。 ——马 克罗维 乌斯
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29、在一切能够接受法律支配的人类 的状态 中，哪 里没有 法律， 那里就 没有自 由。— —洛克
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30、风俗可以造就法律，也可以废除 法律。 ——塞·约翰逊
先行进位加法器
1、最灵繁的人也看不见自己的背脊。——非洲 2、最困难的事情就是认识自己。——希腊 3、有勇气承担命运这才是英雄好汉。——黑塞 4、与肝胆人共事，无字句处读书。——周恩来 5、阅读使人充实，会谈使人敏捷，写作使人精确。——培根
先行进位加法器
先⾏进位加法器实验四32位先⾏进位加法器⼀、功能概述串⾏进位加法器延时很⼤，每级的输出结果都要等上⼀级的进位到来才可以求和算出结果，这次实验对普通全加器进⾏改良，改良为先⾏进位加法器。
先⾏进位加法器，各级的进位彼此是独⽴产⽣，只与输⼊数据A，B和C_in有关，将各级间的进位级联传播给去掉了，这样就可以减⼩进位产⽣的延时。
每个等式与只有三级延迟的电路对应，第⼀级延迟对应进位产⽣信号和进位传递信号，后两级延迟对应上⾯的积之和。
通过这种进位⽅式实现的加法器称为超前进位加法器。
因为各个进位是并⾏产⽣的，所以是⼀种并⾏进位加法器。
⼆、实验原理1、设⼆进制加法器第i位为A i，B i，输出为S i，进位输⼊为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i（1-1）C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2）令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i当A i和B i都为1时，G i = 1，产⽣进位C i+1 = 1当A i和B i有⼀个为1时，P i = 1，传递进位C i+1= C i因此G i定义为进位产⽣信号，P i定义为进位传递信号。
G i的优先级⽐P i⾼，也就是说：当G i = 1时（当然此时也有P i = 1），⽆条件产⽣进位，⽽不管C i是多少；当G i=0⽽P i=1时，进位输出为C i，跟C i之前的逻辑有关。
下⾯推导4位超前进位加法器。
设4位加数和被加数为A 和B，进位输⼊为C in，进位输出为C out,对于第i位的进位产⽣G i = A i·B i ,进位传递P i=A i+B i , i=0,1,2,3。
于是这各级进位输出，递归的展开Ci，有：C0 = C inC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0?C0C3=G2+ P2·C2= G2+ P2·G1+ P2·P1·G0+P2·P1·P0·C0C4=G3+ P3·C3= G3+ P3·G2+ P3·P2·G1+P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）C out=C4由此可以看出，各级的进位彼此独⽴产⽣，只与输⼊数据Ai、Bi和Cin有关。
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设计示例4：32位先行进位加法器的设计
1、功能概述：
先行进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。
超前进位加法器是通过增加了一个不是十分复杂的逻辑电路来做到这点的。
设二进制加法器第i位为A i，B i，输出为S i，进位输入为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i （1-1）
C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2）
令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i
当A i和B i都为1时，G i = 1，产生进位C i+1 = 1
当A i和B i有一个为1时，P i = 1，传递进位C i+1= C i
因此G i定义为进位产生信号，P i定义为进位传递信号。
G i的优先级比P i高，也就是说：当G i = 1时（当然此时也有P i = 1），无条件产生进位，而不管C i是多少；当G i=0而P i=1时，进位输出为C i，跟C i之前的逻辑有关。
下面推导4位超前进位加法器。
设4位加数和被加数为A和B，进位输入为C in，进位输出为C out,对于第i位的进位产生G i = A i·B i ,进位传递P i=A i+B i , i=0,1,2,3。
于是这各级进位输出，递归的展开Ci，有：
C0 = C in
C1=G0 + P0·C0
C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0▪C0
C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0
C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）
C out=C4
由此可以看出，各级的进位彼此独立产生，只与输入数据Ai、Bi和Cin有关，将各级间的进位级联传播给去掉了，因此减小了进位产生的延迟。
每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。
实现上述逻辑表达式（1-3）的电路称为超前进位部件（Carry Lookahead Unit），也称为CLA 部件。
通过这种进位方式实现的加法器称为超前进位加法器。
因为各个进位是并行产生的，所以是一种并行进位加法器。
从公式（1-3）可知，更多位数的CLA部件只会增加逻辑门的输入端个数，而不会增加门的级数，因此，如果采用超前进位方式实现更多位的加法器，从理论上讲，门延迟不变。
但是由于CLA部件中连线数量和输入端个数的增多，使得电路中需要具有大驱动信号和大扇入门，这会大大增加门的延迟，起不到提高电路性能的作用。
因此更多位数的加
法器可通过4位CLA 部件和4位超前进位加法器来实现，如图2所示。
将式（1-3）中进位C 4的逻辑方程改写为：
C 4=G m0 + P m0·C 0 (1-4)
C4表示4位加法器的进位输出，Pm0、Gm0分别表示4位加法器的进位传递输出和进位产生输出，分别为：
P m0 = P 3·P 2·P 1·P 0
G m0 = G 3 + P 3·G 2 + P 3·P 2·G 1 + P 3·P 2·P 1·G 0
将式（1-4）应用于4个4位先行进位加法器，则有：
C 4=G m0 + P m0·C 0
C 8= G m1 + P m1·C 4 = G m1 + P m1·G m0 + P m1·P m0 ▪C 0
C 12= G m2 + P m2·C 8 = G m2 + P m2·G m1 + P m2·P m1·G m0 + P m2·P m1·P m0·C 0
C 16=G m3+P m3·C 12=G m3+P m3·G m2+P m3·P m2·G m1+P m3·P m2·P m1·G m0+P m3·P m2·P m1·P m0·C 0
（1-5）
比较式（1-3）和式（1-5），可以看出这两组进位逻辑表达式是类似的。
不过式（1-3）表示的是组内进位，式（1-5）表示的是组间的进位。
实现逻辑方程组（1-5）的电路称为成组先行进位部件。
图1a 为所设计的32位超前进位加法器的结构框图，该加法器采用三级超前进位加法器设计，组内和组间均采用超前进位。
由8个4位超前进位加法器与3个BCLA 部件构成。
图1b 为采用超前进位和进位选择实现的32位先行进位加法器结构图。
2、结构框图：
（a ） 32位超前进位加法器结构图
S 15~0
S 31~16
（b ） 超前进位+进位选择实现结构 图1 32位先行进位加法器结构图
3、接口说明：
表1： 32位超前进位加法器接口信号说明表
4、4位超前进位加法器的设计（4bits CLA ）
4.1 功能概述
产生进位信号（如图2a ）、4位加法器的进位传递信号Px 以及4位加法器的进位产生信号Gx 。
P x = P 3·P 2·P 1·P 0
G x = G 3 + P 3·G 2 + P 3·P 2·G 1 + P 3·P 2·P 1·G 0
4.2 结构框图
P 0
G 0P 1G 1P 2G 2P 3G 3
（a ） 4位超前进位链
A 0
B 1
A 1
A 2
B 3
A 3
B 0
（b ） 4位超前进位加法器
图2 4位CLA 部件和4位超前进位加法器
5、设计电路源代码（部分）
//4bit carry lookahead unit
module cla_4(p,g,c_in,c,gx,px);
input[3:0] p,g;
input c_in;
output[4:1] c;
output gx,px;
assign c[1] = p[0]&c_in | g[0];
assign c[2] = p[1]&p[0]&c_in | p[1]&g[0] | g[1];
assign c[3] = p[2]&p[1]&p[0]&c_in | p[2]&p[1]&g[0] | p[2]&g[1] | g[2]; assign c[4] = px&c_in | gx;
assign px = p[3]&p[2]&p[1]&p[0];
assign gx = g[3] | p[3]&g[2] | p[3]&p[2]&g[1] | p[3]&p[2]&p[1]&g[0]; endmodule。