基于FPGA的串行接口芯片的设计与应用
基于FPGA的USB接口IP核设计
基于FPGA的USB接口IP核设计USB(通用串行总线)作为一种外设连接技术，是计算机外设连接技术的重大变革，USB具有速度快、通用性好、扩展性强、功耗低、稳定、易开发等众多优点，在实践中获得了广泛的应用，逐步成为PC机的一种标准接口。
USB接口控制芯片是实现USB设备与主机建立通信所必须的芯片，目前国内的USB开发者所采用的芯片都是由国外的芯片商所提供，如Cypress、NEC、Motorola等大的IC设计公司，价格较贵。
由于USB的广泛应用，国内外众多科研机构和集成电路设计公司都把目光投向USB这项具有广阔市场前景的技术。
USB内核(USB Core)是USB接口控制芯片的关键模块，设计一个稳定、高速的USB内核更是芯片成功推向市场的前提。
1 USB通信原理USB通信逻辑上分成了3层：信号层、协议层和数据层。
信号层用来实现在USB 设备和主机的物理连接之间传输位信息流的信息。
逻辑层用来实现在USB设备和USB主机端的协议软件之间传输包字节流的信息，它们在信号层被编码成NRZI位信息后传送出去。
数据传输层用来实现在USB主机端的客户端驱动程序和设备端的功能接口之间传输有一定意义的信息，这些信息在协议层被打包成包格式。
1．1 传输的基本单元包(Packet)是USB系统中信息传输的基本单元。
结构，如图1所示，根据USB 规范，包的类型有：令牌包、数据包、握手包和专用包。
USB总线操作(通讯过程)都可以归结为3种包的传输：令牌包、数据包和应答包。
任何操作都是从主机开始的，主机以预先排好的时序，发出一个描述操作类型、方向、外设地址以及端点号，称之为令牌包Foken Packet。
然后由在令牌中指定的数据发送者发出一个数据包Data Packet或者报告它没有数据可以传输。
而数据的目的地一般要以一个应答包Handshake Packet做出响应表明传输是否成功。
1．2 事务处理事务处理(Transaction)是指USB总线上数据信息的一次接收或发送的处理过程。
基于Verilog的FPGA与USB 2.0高速接口设计
基于Verilog的FPGA与USB 2．0高速接口设计2009-04-28 14:41:36 来源：与非网关键字：Verilog FPGA USB2．0高速接口设计0 引言USB(通用串行总线)是英特尔、微软、IBM、康柏等公司1994年联合制定的一种通用串行总线规范，它具有数据传输速度快，成本低，可靠性高，支持即插即用和热插拔等优点，迅速得到广泛应用。
在高速的数据采集或传输中，目前使用较多的都是采用USB 2．0接口控制器和FPGA或DSP实现的，本设计在USB 2．0接口芯片CY7C68013的Slave FIFO模式下，利用FPGA作为外部主控制器实现对FX2 USB内部的FIFO进行控制，以实现数据的高速传输。
该模块可普遍适用于基于USB 2．0接口的高速数据传输或采集中。
l 系统硬件模块设计1．1 系统硬件框图图1中展示了Slave FIFO方式下FX2 USB和FPGA的典型连接。
其中，FD[7．．O]为8位双向数据总线FLAGA~FLAGC 为FX2内FIFO的标志管脚，映射FIFO的当前状态；SLCS为Slave FIFO的片选信号；SLOE用于使能数据总线FD的输出；FIFOADR[1．．0]用于选择和FD连接的端点缓冲区(00代表端点2，01代表端点4，10代表端点6，11代表端点8)；SLRD和SLWR可分别作为FIFO的读写选通信号。
1．2 USB 2．0接口芯片CY7C680131．2．1 CY7C68013的结构特点Cypress公司的USB FX2是第一个包含USB 2．0的集成微控制器，它内部集成了1个增强型的8051，1个智能USB 串行接口引擎，1个USB数据收发器，3个8位I／O口，16位地址线，8．5 KB RAM和4 KBFIFO等。
增强性8051内核完全与标准8051兼容，而性能可达到标准8051的3倍以上。
其框图如图2所示。
1．2．2 CY7C68013的工作模式CY7C68013有Ports模式、Slave FIFO和GPIF三种接口方式。
基于FPGA的串口通信设计与实现
置和输人数据计算出响应
的奇偶校验位，它是通过
纯组合逻辑来实现的。
２．６总线选择模块
总线选择模块用于
选择奇偶校验器的输入是
数据发送总线还是数据接
收总线。
２．７计数器模块
计数器模块的功能
是记录串行数据发送或者
接收的数日，在计数到某
数值时通知ＵＡＲＴ内核模
块。 ３ ＵＡＲＴ程序设计 ＵＡＲＴ完整的工作流程可以分为接收过程
关键词：ＦＰＧＡ：ＵＡＲＴ：ＲＳ２３２
引言 串行接口的应用非常广泛，为实现串口通 信功能一般使用专用串行接口芯片，但是这种 接口芯片存在体积较大、接口复杂以及成本较 高的缺点，使得硬件设计更加复杂，并且结构与 功能相对固定，无法根据设计的需要对其逻辑 控制进行灵活的修改。介绍了一种采用ＦＰＧＡ 实现串口通信的方法。 １串口通信协议 对一个设备的处理器来说，要接收和发送 串行通信的数据，需要一个器件将串行的数据 转换为并行的数据以便于处理器进行处理，这 种器件就是ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅ— ｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）通用异步收发器。作为接ｉＳｌ的 一部分，ＵＡＲＴ提供以下功能： １．１将由计算机内部传送过来的并行数据 转换为输出的串行数据流； １．２将计算机外部来的串行数据转换为字 节，供计算机内部使用并行数据的器件使用； １．３在输出的串行数据流中加入奇偶校验 位，并对从外部接收的数据流进行奇偶校验： １．４在输出数据流中加入启停标记，并从 接收数据流中删除启停标记。 ２ ＵＡＲＴ模块设计 ＵＡＲＴ主要由ＵＡＲＴ内核、信号检测器、移 位寄存器、波特率发生器、计数器、总线选择器 和奇偶校验器７个模块组成。（见图１） ２．１ ＵＡＲＴ内核模块 ＵＡＲＴ内核模块是整个设计的核心。在数 据接收时，ＵＡＲＴ内核模块负责控制波特率发 生器和移位寄存器同步的接收并且保存 ＲＳ一２３２接收端口上的串行数据。在数据发送 时，ＵＡＲＴ内核模块首先产生完整的发送序列， 之后控制移位寄存器将序列加载到移位寄存器 的内部寄存器里，最后再控制波特率发生器驱 动移位寄存器将数据串行输出。 ２＿２信号检测模块 信号检测器用于对ＲＳ一２３２的输入信号进 行实时检测，一旦发现新的数据则立即通知 ＵＡＲＴ内核。需要注意的是，这里所说的 ＲＳ一２３２输入输出信号都指经过电平转换后的 逻辑信号，而不是ＲＳ一２３２总线上的电平信号。 ２＿３移位寄存器模块 移位寄存器的作用是存储输入或者输出 的数据。 ２．４波特率发生器模块 由于ＲＳ一２３２传输必定是工作在某种波特 率下，比如９６００，为了便于和ＲＳ一２３２总线进行 同步，需要产生符合ＲＳ一２３２传输波特率的时 钟。 ２．５奇偶校验器模块 奇偶校验器的功能是根据奇偶校验的设
基于FPGA的串行64B66B编解码IP核设计与研究
基于FPGA的串行64B/66B编解码IP核设计与研究作者：庞志锋刘毅夫安国臣王晓君来源：《科技风》2018年第25期摘要：串行传输技术具有速度快，成本低的特点，被广泛应用于高速通信领域。
在高速串行系统中，FPGA器件结合了可编程性和高速I /O的优点，实现了高速，稳定的数字通信。
本文基于FPGA开发环境，在vivado开发平台上使用VHDL语言编程设计了64B/66B编解码的IP核，完成了关键模块的功能仿真验证，為高速串行传输系统提供了一种有效的设计方法，具有一定工程意义。
关键词：高速串行传输；VHDL；64B/66B编解码；IP核随着对电子系统吞吐量要求的日益提高，并行数据传输模式已不能满足高带宽应用的传输需求。
高速串行传输技术[1]具有带宽高，延时低，信号完整性好，可扩展性强等优点，已成为数据传输的主流技术，广泛应用于通信网络、数据存储、个人计算机、服务器和嵌入式控制等诸多领域。
广泛应用于通信网络、数据存储、个人计算机、服务器和嵌入式控制等诸多领域。
现场可编程门阵列（Field Programmable Gate Array，FPGA）比数字信号处理器处理速度快，FPGA能够处理复杂的高速逻辑，与专用芯片相比，开发周期更短，灵活性更高。
基于FPGA的系统设计验证具有稳定性高、成本低、处理速度快等优点，FPGA器件已经成为实现串行接口应用[2]的理想连接平台。
IP核（Intellectual property core），就是知识产权核，是一段可以实现特定电路功能的可重用模块，设计人员能够调用IP核来进行现场可编程逻辑门阵列的逻辑设计，能够减少开发周期。
本文主要是基于FPGA的开发环境中使用VHDL语言来设计实现64B/66B编解码[3]功能的IP核，通过加扰、解扰模块以及并串/串并转换[4]模块来设计高速串行传输系统。
1 64B/66B编解码64 B/66B编码是一种高性能的串行数据编码标准，它并不是真正的编码，而是一种基于扰码机制的编解码方式，是 IEEE推荐的10G通信标准编码方式。
基于FPGA的1553B总线接口技术研究与实现
基于FPGA的1553B总线接口技术研究与实现1553B总线是一种常用的数字串行接口协议，用于航空与军事应用中。
它是一种双向总线，可以实现数据传输、控制信息传递和命令控制等功能。
本文将介绍基于FPGA的1553B总线接口技术研究与实现。
FPGA（Field Programmable Gate Array）是一种数字逻辑芯片，可编程电路板，可以实现数字电路的设计和实现。
它具有灵活性高、可重构性强等特点，非常适合用于1553B 总线的接口设计和实现。
1553B总线接口是一种双绞线协议，其中包含了控制寄存器、数据缓冲区、状态寄存器等。
FPGA技术可以实现这些模块的设计和实现。
它可以通过GPIO接口实现数据总线、地址总线和控制总线的连接，从而实现数据的传输和控制。
二、1553B总线接口的设计1. 系统基本结构基于FPGA的1553B总线接口系统一般由CPU、1553B控制器、数据缓冲区等模块组成。
其中CPU可以选择ARM、MIPS等微处理器。
数据缓冲区可以采用FIFO缓存、双向缓冲存储器等。
1553B控制器可以采用硬件实现，也可以使用软件实现。
2. 数据传输流程基于FPGA的1553B总线接口系统的数据传输流程一般分为以下几个步骤：（1）主设备发送命令：主设备通过向控制寄存器中写入命令字，向从设备发出命令。
（2）从设备接收命令：从设备接收到主设备发出的命令后，开始执行相应的操作。
（3）从设备发送响应：从设备向主设备发送响应信息。
3. 系统的实现系统的实现需要编写相应的程序和硬件描述语言（VHDL）代码。
程序实现部分包括驱动程序和应用程序。
驱动程序主要用于CPU和控制器的通信。
应用程序主要用于控制1553B总线的数据传输和控制。
VHDL代码包括控制寄存器、数据缓冲区和状态寄存器等模块。
控制寄存器用于存储控制信息，包括命令字、地址信息等。
数据缓冲区用于存储数据信息。
状态寄存器用于存储状态信息，包括传输状态、接收状态等。
基于FPGA的SPI串行接口实时以太网实现
基于FPGA的SPI串行接口实时以太网实现【摘要】工业以太网，从控制网络的角度来看，属于一种新型的现场控制总线，正处于不断完善和发展中。
基于ENC28J60芯片的独立以太网控制器接口通信系统，不仅能实现嵌入式控制系统与以太网的互联，而且能够实时可靠地传输数据，其中包括新型实时以太网通信的原理、串行接口SPI的软硬件设计、TCP/IP 协议的选择及参数设置、TCP/IP通信测试。
【关键词】以太网；ENC28J60；SPI；FPGA1.引言为解决以太网的通信确定性问题，从而消除以太网直接应用于工业现场设备间通信的主要障碍和为以太网直接应用于工业现场设备间通信提供技术可能，需要高速的通信速率、全双工交换方式。
为了满足这些要求，采用了只有28引脚的业界标准串行外设接口（SPI）的以太网控制器ENC28J60，符合IEEE 802.3协议，可以提供相应的功能，不仅大大的简化了相关设计，而且减小占用空间。
控制器ENC28J60与主控制通过两个中断和自带的SPI实现通信，其数据传输速率高达10Mb/s。
其中ENC28J60内置集成MAC和10BASE_T PHY，可按业界标准的以太网协议可靠地接受信息报数据，而且内部具有可编程8KB双端口SRAM缓冲器，可减轻主控单元的内存负荷，提供灵活可靠的数据管理机制，大大地提高系统传输性能。
以太网是一种可实现LAN内的嵌入式器件与互联网的连接的联网技术。
拥有以太网功能的嵌入式系统，主控制单元便可通过网络分发数据，并遥控控制。
因以太网架构、性能、互操作性、可扩展性及开发简便等特点，已成为嵌入式网络应用的标准通讯技术。
但是实时以太网控制往往要求对某些变量的数据准确定时刷新。
在工业以太网的应用中，PC机上数据的双向传输，可采用现场可编程门阵列FPGA作为控制的硬件。
而且从系统集成角度上，对于带有SPI接口的ENC28J60芯片选用FPGA技术实现SPI的设计也是最优的选择。
满足编程灵活、集成度高、可移植性好、开发工具先进、设计成本低的优点。
基于FPGA的DAC714接口电路设计
（ Ｃｈ ａ ｎ ｇ ｃ ｈ ｕ ｎＲｅ ｓ ｅ ａ ｒ ｃ ｈ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｆ ｏ ｒ Ｍｅ ｃ ｈ ａ ｎ ｉ ｃ ａ ｌ Ｓ ｃ ｉ ｅ ｎ ｃ ｅ Ｃｏ ． ，Ｌｔ ｄ．Ｃｈ ａ ｎ ｇｃ ｈ ｕ ｎ １ ３ ０ ０ １ ２，Ｊｉ ｌ ｉ ｎ，Ｃ ｈ ｉ ｎ ａ ）
ＤＡ数 模转 换 器将微 处 理器 发 送 过来 的数 字 量转 换 成 模拟 量 ， 对 主机进 行相 关 的控 制操 作 。ＴＩ 公 司 的
ＤＡＣ Ｔ １ ４是 常 用 的 数 模 转 换 芯 片 之 一 ， 本 文 应 用
基于FPGA的UARTl6550的设计
基于FPGA的UARTl6550的设计1 引言UART(Universal Asynchronous Receiver/Transmitter，通用异步收发器)是用于控制CPU 与串行设备通信的芯片，将由CPU 传送过来的并行数据转换为输出的串行数据流。
将系统外部来的串行数据转换为字节，供系统内部使用并行数据的器件使用。
他可以在输出的串行数据流中加人奇偶校验位和启停标记，并对从外部接收的数据流进行奇偶校验以及删除启停标记。
常见UART 主要有INS8250，PC16450 和PCI6550，其中16550 发送和接收都带有16 B 的FIFO，为协调发送、接收端的速率匹配提供了更大的缓冲余地，同时也可以提高CPU 的使用效率，从而提高系统的整体性能。
2 UART16550 的基本结构如图1 所示，UART16550 的基本结构由CPU 接口模块、波特率发生器、FIFO 控制器、发送/接收FIFO 和发送/接收模块共7 个部分组成。
CPU 通过UART 的CPU 接口模块配置整个UART，波特率发生器在CPU 写入初始值后产生需要的波特率，控制发送和接收模块在设定的波特率下工作。
CPU 通过接口模块向发送FIFO 内写入需要发送的8 位数据，同时发送模块开始读取FIFO 中的数据，并加入起始位、奇偶校验位和停止位后以串行发送的方式传输给串行接收设备。
接收模块时刻监视串行输入端口，发现有数据发送来的时候马上启动接收模块开始接收数据并有效的判断出奇偶校验位来检测数据的正确性，最后把剩下的8 位数据放入接收FIFO，并通知CPU 有数据进来进行接收。
异步串行通信协议的数据传输格式如图2 所示。
UART16550 的发送数据位可以选择为5～8 位，同时可以选择奇校验、偶校验或者不设置校验位，停止位可以约定为1，1．5 或2 位。
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（ 汉 工 程 大 学 电气 信 息 学院 ， 北 武 汉 ４ ０ ０ ） 武 湖 ３ ２ ５ 摘 要 ： 绍 了一 种 用 Ｆ Ｇ 代 替 传 统 的 串行 接 口 实验 芯 片 的 设 计 方 法 。 根 据 可 编 程 串行 接 口芯 片 ８ ５ Ａ标 准 及 功 介 ＰＡ ２１
ＷＡ Ｇ Ｍｉ， Ｉ ｈ－ｏ ｇ Ｃ ＮＴ ｎ ， Ａ ｉ ｇｌ ｇ Ｎ ｎ Ｑ ＮＳ ｉ ｎ ， ＨＥ ｅｇ Ｙ Ｏ Ｘａ －ｎ ｈ ｎ ｉ
（ｃｏ ｌｆＥｅｔｃｌ ｎ ｆ ｒ ｔ ｎＥ ｇ ｅｒ ｇ Ｗｕ ａ ｓ ｔ ｅｏ ｃｎ ｌ ｙ Ｗｕ ａ ３ ０ ４ Ｃ ｉ ） Ｓ ｈｏ ｌｃ ｉａ ａｄＩ ｏｍａ ｏ ｎ ｉ ｅｉ ， ｈｎＩ ｔｕ Ｔ ｈ ｏ ｇ ， ｈｎ４０ ７ ， ｈｎ ｏ ｒ ｎ ｉ ｎ ｎ ｎ ｉｔ ｆ ｅ ｏ ａ
关 键 词 ： Ｐ Ａ； ２ １ Ｉ Ｅ； Ｆ Ｇ ８ ５ Ａ； Ｓ 串行 通 讯 ； 程 改 革 课
中 图分 类 号 ： Ｐ ９ Ｔ ２
Байду номын сангаас
文献 标 识 码 ： Ａ
文 章 编 号 ： ６ ４ ６ ３ （０ １２ — １０ ０ １７ — ２ ６ ２ １ ） ３０ ６ — ３
Ｄｅ ｉ ｎ ｎ ａ ｐ ｉ ａ ｉ ｎ ｏ ｅ ｉ ｌｐ ｒ ｏ ｓｇ ａ ｄ ｐ ｌｃ ｔｏ ｆｓ ｒａ ｏ ｔｃ ｍｍ ｕｎ ｃ ｔｏ ｂａ ｅ ｎ ｉ ａ ｉ ｎ ｓ ｄ ｏ ＦＰＧＡ
随 着 计 算 机 技 术 的 快 速 发 展 ，串 行 通 讯 的应 用 非 常 广 泛 ， 实 现 串 行 通 信 功 能 一 般 使 用 专 用 串 行 接 口 芯 片 ． 是 为 但 这 种 接 口芯 片 存 在 体 积 较 大 、接 口复 杂 以 及 成 本 较 高 的缺 点 ， 得 硬 件 设 计 更 加 复 杂 ， 且 结 构 与 功 能 相 对 固定 ， 法 使 并 无
Ａｂ ｔ ａ ｔ ｎｒ ｄ ｃ ｓａ ｐ ｏ ｒ ｍ ａ ｓ Ｐ Ａ ｏｒ ｐ ａ ｅ ｔ ｅ ｔ ｄ ｔ ｎ ｌｓ ｒａ ｎｅ ｆ ｃ ｘ ｅ ｍｅ ｔｌｃ ｉ ． ｃ ｒ ｉｇ ｔ ｈ ｓ ｒ ｃ ：Ｉ ｔ ｕ ｅ ｒ ｇ ａ ｔ ｔ ｅ Ｆ Ｇ ｔ ｅ ｌｃ ｈ ａ ｉ ｏ ａ ｅ ｌ ｔｒａ ｅｅ ｐ ｒ ｎ ａ ｈ ｐ Ａｃ ｏ ｄ ｎ ｏ ｔ ｅ ｏ ｈ ｕ ｒ ｉ ｉ ｉ ｉ ｓａ ｄ ｒ ｎ ｕ ｃ ｉｎ ｏ ２ Ａ，ｄｖ ｄ ｈ ｅ ａ ｎｅ ｆ ｃ ｈ ｐ ｉｔ ｅ ｅａ ｕ ｃｉｎ ｌ ｄ ｌｓ ｓ ｈ ｏｔ ａ ｅ Ｉ Ｅ ａ ｄ ｔｎ ａ ｄ ａ ｄ ｆ ｎ ｔ ｆ ８ ５１ ｏ ｉｉ ｅ ｔ ｅ ｓ ｒ ｌｉ ｔ ｒ ｅ ｃ ｉ ｎ ｏ ｓ ｖ ｒｌｆ ｎ ｔ ａ ｉ ａ ｏ ｍｏ ｕ ｅ ，ｕ ｅ ｔ ｅ ｓ ｆ ｒ Ｓ ｎ ｗ Ｍｏ ｅｓｍ，ｕ ｉ ｚ ｄ ｌｉ ｔ ｉｅ ＶＨＤＬ ｌｎ ｕ ｇ ｏ ｌｔ ｅ ８ ５ Ａ ｇｃ ｄ ｓｇ ，ｆ ｎ ｔ ｎ ｌ ｉ ｌｔ ｎ， ｙ ｔ ｅ ｉｅａ ｄ ｃ ｎ ｇ ｒ ｒ ｅ ， ｌ ｇ ａ ｅｔ ｃ ｍｐ ｅ ｅｔ ２ １ ｌ ｉ ｅ ｉ ｎ ｕ ｃｉ ａ ｍｕ ａ ｉ ａ ｏ ｈ ｏ ｏ ｓ ｏ ｓ ｎｈ ｓｚ ｎ ｏ ｆ ｕ ｅ ｔ ｇ ｔ ｉ ａ ｔ ｅ Ｉ Ｅ ｉ ＡＣ ｏ １ ｗ ｌ ｇ ｎ ｒ ｔ ｈ ｏ ｆ ｕ ａｉ ｎ ｆ ｅ ｔ ｏ ｄ ｔ ｈ ｃ ｕ ｌ ａ ｄ ａ ｅ ｅ ｖ ｒ ｎ ｎ ｏ ｔｓ ．ｖ ｒ ｙ ｔ ｅ ｈ Ｓ ＭＰ Ｔ ｔｏ ｉ ｅ ｅ ａｅ ｔ ｅ ｃ ｎ ｇ ｒ ｔ ｌ ｏ ｌ ａ ｏ ｔｅ ａ ｔ ａ ｌ ｈ ｒ ｗ ｒ ｎ ｉｏ ｍｅ ｔｔ ｅ ｔ ｅ ｆ ｈ ｌ ｉ ｏ ｉ ｙ ｉ ｆ ａ ｉ ｉ ｔ ｆ ｈ ｒ ｇ ａ ， ｕ ｃ ｓ ｆ ｌ ｏ ｌｔ ｈ ｅ ｉｌｃ ｍｍｕ ｉ ａｉｎ ｒ ｃ ｉｅ ａ ｄ ｓ ｎ ｓ． ｈ ｓｍｅ ｈ ｄ ｐ ｏ ｏ ｅ ａ ｅ ｅ ｓｂ ｌ ｙ ｏ ｅ ｐ ｏ ｒ ｍ ｓ ｃ ｅ ｓｕ ｍｐｅ ｅ ｔ ｅ ｓ ｒ ｏ ｉ ｔ ｃ ａ ｎ ｃ ｔ ｅ ｅｖ ｎ ｅ ｄ ｔ ｔ Ｔ ｉ ｔ ｏ ｒ ｐ ｓ ｄ ｃ ｎ ｂ ｏ ｅ
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第 ｌ ９卷 第 ２ ３期
Ｖｏ ． ９ １１
Ｎｏ２ ．３
电 子 设 计 工 程
Ｅｌ ｃ ｒ ｎ ｃ Ｄｅ ｉｎ Ｅｎｇｎ ｅ ｉ ｅ ｔｏ ｉ ｓｇ ｉ ｅ ｒｎｇ
２１年 １ ０１ ２月
Ｄｅ ． ｃ ２０１ １
基于 Ｆ Ｇ 的 串行 口芯 片的设计 与应 用 Ｐ Ａ 接
能 。 分 其 功 能 模 块 ， 用 ＩＥ 和 Ｍｏ ｅ ｉ 软 件 ． 用 Ｖ Ｄ 划 使 Ｓ ｄｌ ｍ ｓ 利 Ｈ Ｌ语 言 完 成 了 ８ ５ Ａ 的 逻 辑 设 计 、 能仿 真 、 合 实现 和 ２１ 功 综
布 局 布 线 ， 用 ＩＥ的 ｉ Ａ Ｔ工 具将 生 成 的 配 置 文 件 加 载 到 实 际 的硬 件 环 境 中测 试 ， 证 了该 方 案 的 可行 性 ， 功 使 Ｓ ＭＰ Ｃ 验 成 完 成 了 串行 通 讯 接 收 发 送 实验 ． 出 了利 用 该 方 法在 实验 课 程 改 革 中的应 用 。 提