数字电子技术 第五章
精品课件-数字电子技术-第5章
第5章 脉冲产生与变换电路
5.2.2 555
为置0输入端，当
R
=1时，555
R
=0时，定时器的输出OUT为0；当
R
（1） 当高触发端TH＞2 VCC，且低触发端 ＞ 1 VCC
TR
3
3
时，比较器C1输出低电平；C1输出的低电平将RS触发器置为0状
态，即Q=0，使得定时器的输出OUT为0，同时放 电管V
第5章 脉冲产生与变换电路
图5.9 题5.8图
第5章 脉冲产生与变换电路
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第5章 脉冲产生与变换电路
（2） 当低触发端 TR ＜
1 VCC，且高触发端TH＜ 3
2 VCC时，比较器C2输出低电平；C2输出的低电平将RS触发
3
器置为1状态，即Q=1，使得 1 VCC 3
的输出OUT和放电管V
＞
TR
2VCC时，定时器
3
根据以上分析，可以得出555定时器的功能表(见表
则可以构成一个单稳态触发器。具体电路及工作波形如图5.3
第5章 脉冲产生与变换电路
图5.3 555 （a） 电路图; （b） 工作波形图
第5章 脉冲产生与变换电路
555
当触发脉冲uI下降沿到来时，
TR＜
1VCC，而 3
TH=uC =0，从555定时器的功能表不难看出，输出端OUT为高电
平，电路进入暂稳态，此时放电管V截止。由于V截
（注：放电管导通时灯灭，因为输出状态是低电平；放 电管截止时灯也灭，因为是高阻状态，所以不能用电平显示
数字电子技术第五章 触发器
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
电子教案《数字电子技术》 第五章(教案)第5章 时序逻辑电路
《数字电子技术》教案第5章时序逻辑电路5.1时序逻辑电路的基本概念1．时序逻辑电路的组成结构时序逻辑电路一般包含组合逻辑电路、存储电路和反馈电路。
其中，反馈电路可以将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号共同决定整个电路的输出；存储电路则是将组合逻辑电路的输出状态作为输入信号存储到存储器件中。
存储器件是时序逻辑电路的重要组成部分，常用的存储器件主要有触发器、延迟线和磁性器件等。
如图5-1所示为触发器构成的时序逻辑电路结构框图。
图5-1 触发器构成的时序逻辑电路结构框图2．时序逻辑电路的分类：（1）根据电路状态转换情况的不同，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路。
（2）根据电路中输出变量是否和输入变量直接相关，时序逻辑电路可分为米里型电路和莫尔型电路。
3．时序逻辑电路的状态表和状态图状态转换表和状态转换图：为了清晰地了解时序逻辑电路的逻辑功能和工作情况。
1）状态转换表状态转换表类似于组合逻辑电路的真值表，它是将时序逻辑电路的输入变量、现态变量、次态变量和输出变量写入表格而形成的，因此也称为状态转换真值表。
2）状态转换图状态转换图是用来描述时序逻辑电路的输入变量、现态变量、次态变量和输出变量之间关系的图形。
如图5-2所示为状态转换图示例。
图中的圆圈代表时序逻辑电路的状态，带箭头的线表示电路的状态转移关系，线的侧旁X Z是指引起状态转移的输入条件和相应的输出值。
图5-2状态转换图示例5.2时序逻辑电路的分析方法5.2.1基本RS触发器的电路组成及逻辑符号1．同步时序逻辑电路分析法同步时序逻辑电路中所有触发器的时钟是相同的，所以在分析同步时序逻辑电路时可以不考虑时钟条件，分析步骤一般包括以下几点：（1）根据同步时序逻辑电路确定输入信号和输出信号，并列出各类方程：①输出方程：是指同步时序逻辑电路的输出逻辑表达式，一般为触发器的现态函数。
②驱动方程：由存储电路中各触发器输入端的逻辑表达式组合而成。
《数字电子技术》课件第5章
图 5-14 D触发器状态表、状态图、波形图 (a) 状态表； (b) 状态图； (c) 波形图
5.2.4 T触发器
从上述触发器的功能可看出， 当输入条件决定的新状 态与原状态一致时， CP信号到来时， 触发器状态保持不变。 而在实际中常常要求每来一个CP信号， 触发器必须翻转一 次， 即原态是“0”则翻为“1”, 原态为“1”则翻为“0”。 这种触发器称为T触发器。
图 5 – 1 时序电路框图
时序电路就是通过记忆元件的不同状态，来记忆以
前的状态。设时间t时刻记忆元件的状态输出
为 Q1n(t),Q2n(t),Qln(t) ， 称为时序电路的现态。那么，
在该时刻的输入
x及n (现t) 态 Q的ln(共t) 同作用下，组合
电路将产生输出函数 及Fr控(t)制函数
在异步时序电路中，记忆元件的状态变化不是同时 发生的。这种电路中没有统一的时钟脉冲。任何输入信 号的变化都可能立刻引起异步时序电路状态的变化。
时序电路按输出变量的依从关系来分，又可分为米里 (Mealy)型和莫尔(Moore)型两类。米里型电路的输出是输 入变量及现态的函数，即
F(t) f [x(t),Qn(t)]
为了保证触发器每来一个CP必须翻一次， 在电路上应 加反馈线， 记住原来的状态， 并且导致必翻。 在RS触发 器基础上得到的T触发器为对称型， 它加了反馈线a、 b， 由Q 、接至R、 S端。 由D触发器得到的T触发器为非对称 型， 它加了反馈线a， 由 Q 端接至D端。 如图 5－15 所 示。
图 5 – 15 T触发器 (a) 对称型； (b) 非对称型
图 5 – 5 求例 4 的逻辑表达式 (a) 求Qn+1; (b) 求F
《数字电子技术与接口技术试验教程》课件第5章
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
数字电子技术基础第5章
第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)
精品课件-数字电子技术-第5章
第5章 时序逻辑电路
2) 输出方程表达了电路的外部输出与触发器现态及外部输入 之间的逻辑关系。需要特别注意的是输出Z与触发器的现态Ｑn 有关，而不是与次态Ｑn+1 3) 将1) 中得到的驱动方程代入触发器的特性方程中，得出 每个触发器的状态方程。状态方程实际上是依据触发器的不同 连接，具体化了的触发器的特性方程，它反映了触发器次态与 现态及外部输入之间的逻辑关系。
(1) ① 驱动方程:
T0=1 T1=Q0 T2=Q1Q0 ② 输出方程:
Z=Qn2Qn1Qn0
第5章 时序逻辑电路
③ 求状态方程。将驱动方程带入T
Qn1 T Qn
Q n1 0
T0
Q0n
Q0n
Q n1 1
T1
Q1n
Q0n
Q1n
Q1n Q0n
Q1nQ0n
Q n1 2
T2
Q2n
(Q0nQ1n ) Q2n
第5章 时序逻辑电路
表5-3 例5.1的状态转换表
第5章 时序逻辑电路
② 状态转换图。 由状态转换真值表可以画出状态转换图如图5-5(b)所示。 本例中，三个触发器共有八个状态000，001，…，111。本例 是Moore型电路， 按说输出Z应该画在状态框内，这里采用了 Mealy型电路的画法。但由于没有外部输入，所以X/Z斜线上
仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。 简而言之， 电路的输出状态与时间顺序有关，因此称为时序 逻辑电路。时序逻辑电路具有“记忆”性， 意指必需具有 “记忆”功能的器件来记住电路过去的状态，并与输入信号一 起共同决定电路的输出。
时序逻辑电路的一般结构框图如图5-1所示。
第5章 时序逻辑电路
第5章 时序逻辑电路
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第五章正文中 5-2 表达式 JK 触发器的特性方程 好像写错了。
习 题
一、填空题
1. 1个触发器可以记忆1位二进制信息，l 位二进制信息有0和1两种状态。
2. 触发器功能的表示方法有特性表、特性方程 和状态转换图。
3. JK 触发器的特性方程是1n n n Q JQ K Q +'=+。
4. 主从JK 触发器克服了同步JK 触发器的空翻问题，但其本身存在一次变化问题。
5. 触发器在输入信号发生变化前的状态称为 现态 ，用n Q 表示，而输入信号发生变化后触发器所进入的状态称为 次态 ，用1+n Q 表示。
6. 按逻辑功能来划分，触发器还可以分为RS 触发器、 JK 触发器、 D 触发器和T 触发器等四种类型。
7. 维持阻塞D 触发器是在时钟信号CLK 的上升沿触发，其特性方程为D =+1n Q 。
8. n 个触发器可以记忆2n 种不同的状态。
9.T 触发器的特征方程是n Q T ⊕=+1n Q 。
当CLK 有效时，若T =0，则T 触发器的输出状态为n Q 。
10. 当CLK 无效时，D 触发器的状态为n Q ；当CLK 有效时，D 触发器的状态为D 。
二、分析与设计题
1. 画出题图5.1所示由与非门组成的基本触发器输出端Q 、Q '的电压波形，输入端S '、
R '的电压波形如图中所示。
S R Q
Q '
S
R
题图5.1
解：电压波形如图
S
R Q
2.
画出题图5.2所示由或非门组成的基本触发器输出端Q 、Q '的电压波形，输入端R 、
S 的电压波形如图中所示。
R
S
Q
Q '
R
S
题图5.2
解：电压波形如图
R
S Q
3. 在题图5.3所示的电路中，若CLK 、R 、S 的电压波形如图中所示，试画出输出端Q 、Q '所对应的电压波形，设触发器的初始状态Q =0。
S
R
Q
Q '
S
R CLK
题图5.3
解：电压波形如图
S
CLK
Q
4. 分别叙述同步触发器、主从触发器和边沿触发器的动作特点。
解：同步触发器在CLK =0期间，触发器不接受输入信号，触发器输出状态保持不变；在CLK =1期间，触发器接受输入信号，触发器的输出状态将根据输入信号的状态而发生改变。
这种触发方式称为电平触发方式。
在CLK =1且脉冲宽度较宽时，如果触发器的输入信号发生多次改变，触发器的输出可能出现连续不停的多次翻转，从而使电路的可靠性降低，抗干扰能力较差。
主从触发器的翻转分两步动作。
第一步，在CLK =1期间，主触发器接受输入信号，被置成相应的状态，而从触发器状态保持不变；第二步，在CLK 由1跳变为0（由0跳变为1）以后，从触发器按照当前主触发器的状态进行翻转，所以输出Q 、Q '状态的改变发生在CLK
的下降沿（上升沿）。
另外，由于主触发器本身是一个同步RS 触发器，所以在CLK =1的全部时间里，输入信号都将对主触发器起作用，如果输入信号发生过变化，就不能简单地按照特性表判断触发器的次态，必须考虑输入信号状态变化的全部过程，才能决定触发器的次态，这就降低了主从触发器的可靠性。
为了使主从触发器的输出符合特性表的结论，要求输入信号的状态在CLK =1期间不能改变。
边沿触发器的次态仅取决于时钟信号的上升沿或是下降沿到达时输入信号的逻辑状态，而此前或此后的输入信号的状态对触发器的输出没有影响。
5. 在主从RS 触发器电路中，若CLK 、R 、S 的电压波形如题图5.4所示，试画出输出端Q 、Q '所对应的电压波形，设触发器的初始状态Q =0。
1S
1R
S R
Q Q '
CLK
C1R
S
题图5.4
解：电压波形如图
R S
Q
6. 在图5.14（a）所示的主从JK触发器中，若CLK、J、K的电压波形如题图5.5所示，试画出输出端Q、Q'所对应的电压波形，设触发器的初始状态Q=0。
J
K
题图5.5
解：电压波形如图
J Q
7. 在CLK下降沿触发的边沿JK触发器中，若CLK、J、K的电压波形如题图5.6所示，试画出输出端Q、Q'所对应的电压波形，设触发器的初始状态Q=0。
J
K
题图5.6
解：电压波形如图
J
8. 在图5.21所示的维持阻塞结构D触发器中，若CLK、D的电压波形如题图5.7所示，试画出输出端Q、Q'所对应的电压波形，设触发器的初始状态Q=0。
D
题图5.7
解：电压波形如图
9. 在题图5.8所示的边沿JK触发器中，若各输入端的电压波形如图中所示，试画出输出端Q、Q'所对应的电压波形，设触发器的初始状态Q=0。
D
R 'D
S 'R
S
C11J 1K CLK J
K Q
Q '
R 'S J
题图5.8
解：电压波形如图
R S
10. 试分析题图5.9所示电路的逻辑功能，列出真值表，写出逻辑函数式。
'
题图5.9
解：
可得出逻辑表达式为 1
'011====++C L K Q R Q C L K Q
Q n
n n
n 11. 电路及输入波形如题图5.10所示，其中FF 是维持阻塞D 触发器，请根据输入端 CLK 和A 、B 的波形画出输出端Q 、Q '
的波形。
设触发器的初始状态Q =0。
A 1D Q Q '
CLK
C1
A B
FF
题图5.10
解：电压波形如图
A A ⊕
12. 试画出题图5.11所示电路0Q 、1Q 的波形图，已知FF 0和FF 1是上升沿触发的JK 触发器，且触发器的初始状态均为0。
1'
题图5.11
解：电压波形如图
13. 已知D 触发器如题图5.12所示，请将其转换为JK 触发器。
解：D Q K JQ Q n n n =+=+''1，将其转换为JK 触发器如图
1D Q Q '
CLK
C1
D
J
K
14. 已知D 触发器如题图5.13所示，请将其转换为T 触发器。
1D Q Q '
CLK C1
D
1D Q Q '
CLK
C1
D
题图5.12 题图5.13
解：D Q T Q
n
n =⊕=+1
，将其转换为T 触发器如图
Q Q '
15. 用VHDL 语言描述RS 触发器的逻辑功能，并完成编译和波形仿真。