简易逻辑分析仪设计报告3
简易逻辑分析仪设计
2008年10月第10期电子测试EL ECTRONIC TEST Oct.2008No.10简易逻辑分析仪设计贾 奕,黄劲松,沈鹏程,田开坤(1湖北师范学院物理与电子科学学院 黄石 4350022湖北师范学院电工电子实验教学示范中心 黄石 435002) 摘 要:本系统是以STC89C52单片机和复杂可编程逻辑器件CPLD 的组合电路为核心,利用锁存器在时钟上升沿将输入端的数据锁存的原理,构建了一个基于实时采样和直接数据存储器存储(DMA )的简易逻辑分析仪。
系统由五部分组成:按键模块、CPLD 模块、DDS 采样时钟发生模块、L CD 显示模块、DMA 数据采集模块。
相比于市场上的逻辑分析仪,本系统结构简单,易制作,成本低,可同时测量8路T TL 信号。
本系统可以用来分析数字逻辑电路中的时序逻辑关系,本文还用该逻辑分析仪研究了51单片机对外部地址读写操作的时序,得到与单片机数据手册一致的波形时序图。
关键词:逻辑分析仪;DMA ;CPLD ;DDS 中图分类号:TP399 文献标识码:BDesign of simple logic analyzerJia Y i ,Huang Jinsong ,Shen Pengcheng ,Tian Kaikun(1College of Physics and Electronic Science ,Hubei Normal University ,Huangshi 435002,China ;2Electricaland Electronic experimental teaching centres of excellence ,Hubei Normal University ,Huangshi 4350020,China )Abstract :A simple logic analyzer based on a real 2time sampling and DMA has been designed by using STC89C52SCM and CPLD circuit as t he p rimary component s.It operates by a latch which can latch t he data coming from t he inp ut port o n t he outp ut port by means of latching t he rising edge of a clock p ulse.The system includes five basic component s :a button control mod 2ule ,t he CPLD module ,a DDS sampling clock p ulse generation module ,an L CD module ,and t he DMA pared to t he existing logic analyzer ,t he system can measure synchro 2nously 8T TL signals ,and t he circuit is simple and can be constructed easily wit h low cost s.The system can be used as a tool t hat measures t he logic relations of t he digital circuit.An ex 2ample has been given t hat shows how t he time is measured when a 51SCM reads or writes so me data to t he o ut side address ,SCM manual data are consistent wit h t he wave timing map.K eyw ords :logic analyzer ;DMA ;CPLD ;DDS测试工具与解决方案2008.100 引 言在数字电路的研究中,往往要对电路的时序进行分析,在这种情况下,很多学生或工程师通常会选择示波器,而忽略了逻辑分析仪。
简易逻辑分析仪的设计与实现
．
Ｔｈ ｅ ｕ ｔｏ ｓｉ ｇ ａ ｄ ａ ａｙ ｉ ｇ ｉ ｙ ｔ ｍ ｅ ｆｒ ｎ ｅ ｓ ｏ ｈ ｔｔ ｅ ａ ａｙ ｅ ａ ｉｐ ａ ｌ ａ ｎ ｅ ｒ ｓ ｌ ｆｔ ｔｎ ｎ ｎ ｌ ｚｎ ｔ ｓ ｓｅ ｐ ｒｏ ｍａ ｃ ｈ ｗｓｔ ａ ｈ ｎ ｌｚ ｒｃ ｎ ｄ ｓ ｌｙ ｃｅ ｒａ ｄ ｅ ｓ
行 采集存储 ， 制 Ｄ Ａ转换进 行波 形输 出与显示 。 控 ／ （ ） 字信 号发生 器模 块 ２数
该模块 由 ５ ５定 时器 和 移 位 寄存 器 ７ Ｌ ９ ５ ４ Ｓ ５组 成 。将 ５ ５定时器 接成 多谐 振荡器产 生矩 形波作 为 ５
选通各个通道 ， 通过软件控制对 ８ 路信号实现采集 。 信号采集之前 ， Ｌ ３４接成 电压跟随器， 将 Ｍ２ 提高输 入 阻 抗 ， 输 入 阻 抗 大 于 ５ｋ 简 化 了 硬 件 的 使 ０Ｏ，
ｓａ ｌ ｖ ｆＩＩ ． ｔｂ ｅ ｗａ ｅｏＴ Ｓ １
Ｋ ｅ ｒ ｓ： ＡＴ ９Ｓ ｓｎ ｌ ｈ ｐ； ｓｍ ｐ ｅ ｌｇｃ ａ ａｙ ｅ ；ｅ ｇ ｔｓｇ ａ ｈ ｎ ｅ ｓ ｙ ｗｏ ｄ ８ ５１ ｉ ｇｅ ｃ ｉ ｉ ｌ ｏ ｉ ｎ ｌ ｚ ｒ ｉｈ ｉｎ ｌｃ ａ ｎ ｌ
移位寄 存器 的时钟 信 号 ， 过移 位 产生 符 合 实 际要 通 求 的逻 辑 序 列 信 号 。８位 拨 码 开 关 可 以 预 置 初 始
状态。
号逻辑 分析 的功能 。系统整体 主要分 数字 信号 发生
器、 采集 与存 储 、 ／ Ｄ Ａ转 换 、 波 器 Ｘ— 示 Ｙ通 道 的控 制、 晶 显 示 等 模 块。其 系 统 整 体 框 图 如 图 １ 液
ａｅ ｅ ｔ ｆｃ ， ｈ ｎ ｏ ｇＵ ｉ ｒｔ ， ｉａ ２ ４ ０ ， ｈｎ ） ｇｍ ｎ Ｏｆ ｅ Ｓ ａ ｄ ｎ ｎｖ ｓｙ Ｗｅ ｉ ６ ２ ９ Ｃ ｉ ｉ ｅｉ ｈ ａ
简易逻辑分析仪
简易逻辑分析仪一、方案论证及选择1、系统总体框图如下：整个系统由信号发生器部分、信号调理部分、ARM软件控制部分以及输出显示部分组成。
2、数字信号发生器模块方案一：采用555定时器和可预置移位寄存器。
用两片74LS194A接成8位可预置循环移位寄存器，方波发生器提供一时钟信号给移位寄存器，预置数用8个按键接入（即循环序列），此方案简单可靠。
方案二：用PC 通过软件编程可以从并行口输出信号波形，不需要硬件电路，且设计灵活，但是不适合电子设计竞赛，并且PC体积大，携带不方便。
方案三：采用中规模FPGA，使用VHDL语言设计移位寄存器。
此方案可以实现精确定时产生信号，且信号频率可调，体积小, 但其显示电路占用资源多，这样设计出来的电路系统将大且复杂。
方案四：采用一片AT89C2051单片产生波形序列。
用单片机产生数字信号，设计简单，设置灵活，频率调节方便。
综合分析上述各方案，比较其优缺点，本系统有其固定的频率要求，故选用最简单的方案一。
3、门限电压分级部分方案一、采用单片机软件控制分级输出不同的电压值，给到比较器的反相端。
该方案简单、且输出电压精确。
方案二、用单片机产生一路PWM波，再经过两级RC低通滤波可得到直流电压，通过控制PWM波的占空比来改变电压值，达到分级效果。
该方案RC滤波得到的电压不稳定，且有纹波。
方案三、直流电源供5V电压，采用电阻、电位器进行一级一级的分压，以实现分级效果。
该方案电路复杂，且电位器调节比较难。
方案四、采用数字式电位器，由单片机结合相应的外围电路进行控制，以实现分压。
采用程控方式，得到的电压精确且稳定。
鉴于本系统软件程序较多，ARM内部仅两个DA，故选择方案四以避免使用单片机内部DA。
二、硬件部分单元电路1、数字信号发生器电路该部分采用了555定时器产生一定频率的时钟信号，通过改变滑动变阻器阻值可实现频率在一定范围内可变，定时器后接一个非门以增强后级驱动能力。
定时器产生的方波信号作为双向移位寄存器74LS194的输入时钟，利用74LS194的两个控制端（S0，S1）来产生八路可预置的循环移位逻辑信号序列。
简易逻辑分析仪设计报告
简易逻辑分析仪设计报告1.引言1.1 概述概述:简易逻辑分析仪是一种用于检测数字电路中逻辑信号的仪器，能够实时监测和分析数字电路中的信号波形和逻辑状态。
本设计报告将介绍一种基于FPGA的简易逻辑分析仪的设计方案，包括其设计原理、硬件设计和软件设计。
通过该设计，可以实现对数字电路中逻辑信号的实时观测和分析，为数字电路的调试和优化提供有力支持。
本报告将详细介绍该简易逻辑分析仪的设计过程和实现原理，以及展望未来在数字电路测试领域的应用前景。
1.2文章结构文章结构部分的内容应该是对整篇文章的结构进行简要概括，包括各个章节的主要内容和重点讨论的部分。
可以按照下面的内容编写：文章结构部分:本文主要包括三个部分，即引言、正文和结论。
在引言部分，将对简易逻辑分析仪的概述、文章结构和研究目的进行介绍。
正文部分包括设计原理、硬件设计和软件设计三个方面的内容，其中设计原理将解析简易逻辑分析仪的工作原理，硬件设计将详细介绍分析仪的硬件组成和设计要点，软件设计则会讨论分析仪的相关软件开发情况。
在结论部分，将对整个设计报告的结果进行总结、设计的优点进行分析，并对未来的发展进行展望。
整篇文章的结构清晰，内容充实，将全面展示简易逻辑分析仪的设计过程和成果。
1.3 目的本报告的目的是设计一种简易逻辑分析仪，用于对数字逻辑电路进行分析和测试。
通过该逻辑分析仪，可以实现对逻辑电路中信号的捕获、显示和分析，从而帮助工程师和技术人员更好地理解和调试数字电路。
同时，设计该逻辑分析仪旨在提高测试效率、降低成本，并且具有一定的实用性和推广性。
基于以上目的，本报告将从设计原理、硬件设计和软件设计三个方面展开介绍和分析。
2.正文2.1 设计原理设计原理部分的内容应该包括对逻辑分析仪的工作原理进行详细介绍。
这包括逻辑分析仪的基本功能和原理，例如数据采集、信号分析和显示等。
此外，还应该介绍如何通过逻辑分析仪实现对数字信号的采集、存储和分析，以及逻辑分析仪的工作流程和主要原理。
(免费)简易逻辑分析仪的设计
1.系统方案各模块方案论证
Q0 跳接线
8位 数字 信号 发生 器
Q1
RAM
Q7
. . .
. . .
. 输入 . 电路 .
8位
控制电路
逻辑 状态 与 波形 显示
微控制器系统
图1
系统结构框图
1.1 八路数字信号发生器方案选择及论证
• 方案一：采用555定时器和可预置移位寄存器 74LS194； • 方案二：采用EPROM固化波形输出； • 方案三：使用单片机的定时器作为信号发生器；
简易逻辑分析仪的设计
Logic Analyzer 信息与通信工程学院 电子094班
基本要求 （1）制作数字信号发生器 能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL 电平，序列时钟频率为100Hz，并能够重复输出。 （2）制作简易逻辑分析仪 a．具有采集8路逻辑信号的功能，并可设置单级触发字。信 号采集的触发条件为各路被测信号电平与触发字所设定的逻 辑状态相同。在满足触发条件时，能对被测信号进行一次采 集、存储。 b．能利用模拟示波器清晰稳定地显示所采集到的8路信号波 形，并显示触发点位置。 c．8位输入电路的输入阻抗大于50kΩ ，其逻辑信号门限电 压可在0.25~4V范围内按16级变化，以适应各种输入信号的 逻辑电平。 d．每通道的存储深度为20bit。
• 方案四：采用中规模复杂可编程门阵列FPGA， 使用Verilog/VHDL语言设计移位寄存器。
种族主义是 1.2 主控方案选择及论证 希魔的大作《我的奋斗》核心。
• 方案一：采用多片微控制器（MCU）作为 系统控制核心 ；
• 方案二：采用FPGA（搭载IP核构建SOPC系 统）作为系统控制核心 ； • 方案三：采用微控制器（MCU）与FPGA相 结合的方式。
简易逻辑分析仪的设计
简易逻辑分析仪的设计毕业设计 [论⽂] 题⽬：简易逻辑分析仪的设计系别：电⽓与电⼦⼯程系专业：电⽓⼯程及其⾃动化姓名：学号：指导教师：平顶⼭⼯学院2008 年05 ⽉28 ⽇⽬录⽬录 (1)摘要 (2)Abstract (3)简易逻辑分析仪..................................... 错误！未定义书签。
第⼀章绪论.. (4) 1.1 选题的⽬的和意义 (4)1.2 逻辑分析仪的基本组成原理 (4)1．3 逻辑分析仪的主要技术指标及发展趋势 (6)第⼆章⽅案论证与⽐较 (7)2.1 数字信号发⽣器模块 (7)2.2 逻辑分析仪模块 (8)第三章信号发⽣器实现⽅案 (11)3.1 硬件组成 (11)3.2 软件组成 (14)第四章简易逻辑分析仪⽅案实现 (15)4.1 结构组成 (15)4.2 数据采集和存储部分 (16)4.3 逻辑状态与波形显⽰部分 (17)4.4 简易逻辑分析仪的软件流程 (23)4.5 实时波形存储与上下翻页 (24)第五章：操作说明 (26)5.1 数字信号发⽣器操作⽅法 (26)5.2 逻辑分析仪操作⽅法 (26)第六章附录 (28)第七章总结 (42)致谢 (43)摘要本系统由8位可预置的循环移位数字信号发⽣器、简易逻辑分析仪两部分组成。
循环移位数字信号发⽣器由51单⽚机控制，可以产⽣8位可预置逻辑信号序列和时钟信号波形。
其中⼀路输出电平可在0～5V 内调节。
采⽤16×2液晶显⽰各设置参数，显⽰直观，设置⽅便。
简易逻辑分析仪采⽤双单⽚机协同⼯作的⽅式：其中⼀⽚单⽚机作输⼊控制、数据存储、数据显⽰及各控制参设置；另⼀⽚单⽚机控制D/A转换器输出波形到⽰波器。
两单⽚机之间采⽤串⾏⽅式进⾏通信。
我们采⽤XY扫描⽅式的显⽰⽅法。
X轴的锯齿波信号由D/A转换器产⽣，由于要同时显⽰8路信号，所以Y轴的信号由被测信号、时标信号和参考电平相加得到，在软件配合下，可以⽐较⽅便实现8路信号的稳定显⽰，同时也可显⽰时间标志线和触发点位置。
简易逻辑分析仪
简易逻辑分析仪本设计采用单片机（89C51）和可编程逻辑器件作为系统的控制核心。
设计采用了模块化的设计思想，包括数字信号发生器、采样保持电路、逻辑信号门限电压比较、信号采集与存储、示波器X-Y通道控制、触发点与时间标志线控制、D/A转换、液晶显示、控制面板等功能模块。
数字信号发生器由单片机读取8个外部开关状态，经循环移位输出。
单片机检测8通道输入，在满足触发条件时，进行一次采样和存储，输入经采样保持器LF398，既可以满足对8路信号的A/D转换为同一时刻的数据，又可以提高输入阻抗。
CPLD一方面控制存储器里的数据输出，经DAC0800转换为模拟电压后作为示波器的Y通道输入；另一方面由CPLD产生8位的循环递增数字信号，经DAC0800转换为模拟电压后，其电压波形为锯齿波，将它作为示波器的X通道输入。
存储器采用双口RAM（IDT7132），这样可较简单的实现单片机与CPLD之间的通信。
整个系统较好的实现了题目的要求，达到了较高的性能指标。
一、设计思路与论证1、数字信号发生器模块方案一：采用74LS199产生8路数字信号。
74LS199是具有串行/并行输入及并行/串行输出的8位移位寄存器。
但此方案控制复杂，且需频率为100Hz的时钟，不易采用。
方案二：采用单片机编程实现序列信号发生器。
通过8路拨段开关来设定要产生的序列信号，单片机读取这8路信号，经过处理，产生循环移位序列，且单片机定时精确。
此方案简单可行。
故我们采用了方案二。
2、 8位输入、触发电路方案一：采用8片模数转换器同时对8路信号进行采集，然后将采集到的数据用单片机与转换成数字量的逻辑门限电压进行比较以决定其逻辑。
但需要的AD芯片较多，不宜采用。
方案二：将8路输入信号先用采样保持器LF398进行保持，以保证A/D转换的8路数据为同一时刻的数据，然后使用8通道A/D转换器ADC0809顺序采集保持在LF398中的数据，并用单片机判断其逻辑。
逻辑门限电压由键盘输入给单片机，实现题目要求的16级门限变化。
简易逻辑分析仪设计(DOC)
辽宁工业大学电子综合设计与制作课程设计（论文）题目：简易逻辑分析仪院（系）：电子与信息工程学院专业班级：电子081学号： 080404009学生姓名：东宇指导教师：（签字）起止时间：2011.12.26—2012.01.06课程设计（论文）任务及评语院（系）：电子与信息工程学院 教研室：电子信息工程 注：成绩：平时20% 论文质量60% 答辩20% 以百分制计算 学 号 080404009学生姓名 东宇 专业班级 电子081 课程设计题目简易逻辑分析仪课程设计（论文）任务 任务和要求：设计并制作一个8路数字信号发生器与简易逻辑分析仪。
（1）制作数字信号发生器能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL 电平，序列时钟频率为100Hz ，并能够重复输出。
（2）制作简易逻辑分析仪 a ．具有采集8路逻辑信号的功能，并可设置单级触发字。
信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。
在满足触发条件时，能对被测信号进行一次采集、存储。
b ．能利用模拟示波器清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。
c ．8位输入电路的输入阻抗大于50k Ω，其逻辑信号门限电压可在0.25~4V 范围内按16级变化，以适应各种输入信号的逻辑电平。
d ．每通道的存储深度为20bit 。
进度计划1、布置任务，查阅资料，理解掌握系统的控制要求。
（1天）2、设计简易逻辑分析仪的系统接线图。
（2天）3、建立简易逻辑分析仪的框图。
（2天）4、绘制框图。
（2天）5、对系统进行仿真，确定PID 控制参数，分析系统性能。
（2天）6、撰写、打印设计说明书（1天） 指导教师评语及成绩平时： 论文质量： 答辩：总成绩： 指导教师签字：学生签字年 月 日摘要本系统的设计电路由8位数字信号发生器电路、数据采集电路、功能控制系统、显示电路四部分构成。
8位数字信号发生器电路：由单片机、液晶、按键等元器件组成，可以产生8路循环移位逻辑信号序列，并能设定、调节并显示预置值。
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D7简易逻辑分析仪摘要本系统由8位可预置的循环移位数字信号发生器、简易逻辑分析仪两部分组成。
循环移位数字信号发生器由51单片机控制,可以产生8位逻辑信号序列和时钟信号波形,并且逻辑信号序列可以预置。
其中一路输出电平可在０～５Ｖ内调节。
采用１６×２液晶显示各设置参数，显示直观，设置方便。
在简易逻辑分析仪的设计中，由于要在示波器上显示8路波形，此操作占用大量运算时间，故而采用双单片机协同工作的方式：其中一片单片机作输入控制、数据存储、数据显示及各控制参数设置；另一片单片机控制Ｄ／Ａ转换器输出波形到示波器。
两单片机之间采用串行方式进行通信。
我们采用XY扫描方式的显示方法。
X轴的锯齿波信号由Ｄ／Ａ转换器产生，由于要同时显示8路信号，所以Y轴的信号由被测信号、时标信号和参考电平相加得到，在软件配合下，可以比较方便实现８路信号的稳定显示，同时也可显示时间标志线和触发点位置。
在本设计中，采用插线连接信号发生器和简易逻辑分析仪，连接方式灵活、方便。
数据采集有单级、多级（３级）触发方式。
信号采集电路中采用门限电压调节电路，可以采集0.1～4.5Ｖ门限的各种逻辑电平，存储深度达到２４Ｂit，示波器可以实现对８路２４Ｂit信号同时显示。
时间标志线，触发点等功能完善。
达到了基本的设计要求，并对其它的功能进行了较好的完善和扩充。
第一部分：方案论证与比较由于本题目实际由两个相对独立的部分组成，所以我们对两个部分分别进行分析讨论：一、数字信号发生器根据题目要求，我们考虑可以采用以下几种方案可以采用：1、方案一：采用555定时器和可预置移位寄存器。
用74LS194A接成8位可预置循环移位寄存器，方波发生器提供一时钟信号给移位寄存器，预置数用8个波段开关接入（即循环序列）。
此方案简单可靠，但信号频率不易更改，硬件复杂，不易扩展。
2、方案二：采用EPROM固化波形输出，EPROM存储容量大，将各种波形的产生程序固化到EPROM中，一振荡器接一8位的计数器送EPROM 8位数据输出，8位计数器需要3位地址线再加上8位选择开关切换不同波形显示，这样就有11位地址线可寻址2K空间。
尽管此种方法可产生较好的波形，但使用时不够灵活，只有固定的几种波形。
3、方案三：用PC 通过软件编程可以从并行口输出信号波形，不需要硬件电路，且设计灵活，但是不适合电子设计竞赛，并且PC体积大，携带不方便。
4、方案四：采用中规模FPGA，使用VHDL语言设计移位寄存器。
此方案可以实现精确定时产生信号，且信号频率可调，体积小, 但其显示电路占用资源多，这样设计出来的电路系统将大且复杂。
5、方案五：采用一片89C51单片产生波形序列。
用单片机产生数字信号，设计简单，设置灵活，频率调节方便，并且易扩展其他功能，有它独到之处！综合分析上述各方案，比较其优缺点，包括灵活性、可靠性、可扩展性和易操作性，所以选用方案五。
二、简易逻辑分析仪我们先对题目要求进行简单分析：要实现本题目的基本要求，主要实现数据采集存储和控制示波器显示的功能。
其中数据采集功能要求可采集8路信号，采集深度20位（我们的方案选择24位），数据量为24×8=24bytes,对于一般的单片机系统很容易实现。
对于显示功能，要求用示波器显示清晰稳定的8路数字波形，再包括额外的时间标线和触发点的显示，则共需要９个通道。
对于示波器来说，为了显示的波形清晰稳定，一般要求扫描的刷新频率ｆ＞25Hz。
每显示一路信号，需要沿X轴扫描24个位，设定每个位需要显示10个点，则显示一个通道需要24×10个点。
同时显示9通道的数字波形，则共显示24×9=216个位，216×10个点。
由此可知，扫描一个点所需的时间为：1秒/（25祯*24位*9通道*10点）=18.5微秒/点。
对于采用12MHz晶振的单片机来说，仅能执行大约15条指令。
如果数据采集存储和控制显示功能由同一单片机来实现，处理起来十分困难。
即使是24兆的单片，也只能执行30条左右而已。
因而若用单MCU来实现，则须用更高性能的单片来实现。
因此只用一片普通51单片来实现是不现实的。
针对以上分析，提出以下方案1、方案一：采用高性能单CPU系统实现，比如32位的ARM芯片作为控制系统核心。
如果采用此方案，可以很好的解决同时采样和控制显示的功能，但是ARM 系统设计调试复杂，在短时间内难以很好的完成设计，所以不宜采用此方案。
2、方案二：针对分析中提出的问题，我们也可以采用两片普通51单片机来实现系统设计，一片51实现数据采集，存储；另一片51实现控制示波器实时显示功能，两片51之间采用串行通信来解决数据通信问题，这样的方案可以满足题目提出的设计要求。
3、方案三：采用大规模FPGA来实现系统,采用FPGA来实现相应功能，一般是使用状态机方式来实现，即所解决的问题都是规则的有限状态转换问题。
分析本题目的要求，可以看出，其中的逻辑控制灵活多变，适合于采用程序控制的cpu执行方式，如使用FPGA来实现，大部分的资源会消耗用来控制键盘和显示等辅助功能，用在主逻辑控制方面的资源相对比较少。
另外，考虑到逻辑复杂程度和实现规模，可采用芯片大概要到Alter EPF11C50、Alter EP1C6等级别的芯片来实现，但此种规模PLD系统受实验室条件限制，无法顺利开发，而且其所需元器件和EPC配置芯片在本地无法买到，因而综合比较后我们淘汰掉本方案。
综合分析上述各方案，比较其优缺点，包括灵活性、可靠性、可扩展性和易操作性，所以选用方案二。
第二部分：信号发生器实现方案一、硬件组成：硬件结构框图如下：信号发生器由3个小模块构成1、输出滞留稳压电源模块电路图如下：本模块主要完成对个电路供电的功能，主要由电源变压器、桥式整流器、电容滤波器、三端集成稳压器等组成。
其作用是将交流电转换为平稳的直流电，核心部分是整流电路和稳压电路。
电源变压器将交流220V电压变为7.5V交流电，经由桥式电路全波整流作用以后，得到脉动直流电，经C5滤波后得到9V的直流电，电容器C6为三端稳压器W7805的输入端补偿电容，其作用是消除输入端引线过长引起的自激振荡，抑制电源的高频干扰，安装时尽量靠近集成稳压器，C7、C8为输出端补偿电容，以改善输出瞬态响应。
2、信号发生器模块连接如原理图1.1所示采用89C51产生逻辑循环序列信号，由P0口输出，即Q0--Q7的八路信号输出。
输出序列信号由T0计数器溢出中断产生，采用方式1。
MAX813L具有上电复位、Watchdog输出、掉电电压监视、手动复位四大功能。
WDI（Watchdog Input）主要是作为Watchdog计数器重定用的。
在1.6秒内若CPU 不触发复位看门狗定时器，则WDO（Watchdog Output）将输出低电平。
复位电路分为手工复位与上电复位。
上电复位用比较器产生触发信号触发触发器，以此产生复位信号。
同时，对时基产生的脉冲进行定时，当复位时间达140毫秒时，Reset 发生器产生一脉冲使复位信号无效。
上电复位时，只要电压低于4.63V，复位信号Reset就有效；当电源电压超过4.63V时，Reset信号仍将继续保持140毫秒左右，以保证CPU复位可靠后无效。
手动复位时，MR（Manual Reset）接地时间不小于150纳秒，则可产生一个手动复位过程。
即在复位端产生140毫秒的有效复位信号（高电平有效）。
若将WDO端与MR连接，则可组成上电复位及看门狗复位电路。
3、显示部分液晶显示选用CA1602A,LCD显示数据输出接P1口，。
液晶显示内容第一行为标题信息，第二行开始的8位0、1数字是循环输出的逻辑信号序列，接着输出的是信号的频率值。
二、软件组成：1、流程图：程序流程图如1.2所示。
2、软件说明：在初始化部分，其频率值F的具体计算如下所示：T0的计数初值：NUM= 65536－Fosc/(12×F) 对89C51 Fosc=12MHz输出时钟频率为：F=100HZ，则一个时钟周期循环输出8位序列中的一位。
则定时输出时钟脉冲时,NUM=65536-12M/(FF*12) FF=F/2;要输出较为精确的频率，用计算到的常数进行循环产生脉冲，并按执行实际情况适当进行调整计数初值，使实际周期准确。
第三部分、简易逻辑分析仪方案实现一、结构组成：本分析仪由数据采集存储和控制显示两部分构成：数据采集存储模块由信号输入电路、89C52单片机、小键盘和液晶显示模块组成；逻辑状态与波形显示模块由D/A变换器（TLC7226）和89C52构成。
两模块之间采用串行通信方式。
结构框图如下：二、数据采集和存储部分此部分对应框图中的MCU1、电压比较器、键盘和LCD液晶显示1、输入电路：八路输入信号通过电压比较器LM339和D/A转换器TLC7226提供的基准电压作比较后，作为存储单片的输入，8路信号接入LM339同相输入端，可以获得较大阻抗。
2、触发和存储原理：本部分功能主要依靠51单片机来实现。
根据题目要求，对逻辑信号的采集是要依靠触发字来触发的。
触发字又分单级触发字和三级触发字两种，单级触发字的预置依靠小键盘输入实现。
当单片机采集到的状态字和用户所提供的触发字8位逻辑状态完全一致时，开始一次数据采集，连续采集24位，然后存储到显示缓冲区中，这样每个显示通道的存储深度为 24bit；对于三级触发字方式，设定从外部采两位的状态，连续取三次，都和我们设定的两位逻辑状态一样的情况下，将进入3级触发采集状态，开始采集。
采集完24位数据后，存储起来。
为了同时显示8路信号，所以数据送去显示前要把采集到的数据进行拼装处理，把采集到的24个字节排列成适合显示的8通道数据组合，每一通道存放从同一输入端口采集到的24BIT信息即组合形成8个存储深度为24BIT的数据显示通道，这样就可以把数据依次送到示波器上按行扫描显示。
三、逻辑状态与波形显示部分此部分对应框图中的MCU2、D/A转换器和示波器。
本部分的主要难点集中在示波器显示控制上，我们先对示波器的显示方法进行分析讨论：1、显示方法分析：要能同时在示波器上看到8路信号波形，模拟示波器需要用外接扫描信号方式工作示波器上显示数字信号发生器的8路信号和1路触发点位置标识，共需9个通道。
同时显示这9个通道的信号，需要采用动态扫描的方法：借助9个不同的基准电压，使显示的9路波形分别处在不同的位置上，即把要在示波器上显示的信号电平Qi+Vi偏置电平（i=0～7)加与示波器Y轴输入端。
X轴输入则是由TLC7226提供的线性锯齿波。
显示的信号电平Qi+Vi其叠加效果如下图的Y++所示：具体扫描方式有三种方案可供选择：（1）、按行扫描方式，X用外触发方式，扫描10次扫完一屏。